专利名称：半导体装置的制作方法
技术领域：
本发明涉及半导体装置，特别涉及包含具有电感器的高频电路的半导体装置。
背景技术：
在包含高频电路的半导体装置中，除了电阻器及电容器之外还包含电感器。通过将此电感器的作用和电容器的作用进行组合，可对高频电路进行匹配。此处，在使高频电流流过电感器时，从电感器有电磁波发射。所以，当在电感器周围存在其他元件(传输电路、电容器、电阻器、其他电感器)时，在该元件和电感器之间会发生电磁耦合(电磁干涉)。例如，在电感器之间发生电磁干涉时，会产生互感而使所要求的电感改变。此时，电感器就不能发挥本来具有的性能。这种现象在基板是导电性基板时表现得更为显著。
为消除这种缺陷，一般将电感器与其他元件之间拉开距离以使电磁耦合变小。不过，这种方法虽然可以做到使电磁干涉减小，但是连接元件的线路长度变长。因此，就会产生线路损失增大的另一个缺陷。另外，由于很难缩小电路的大小，无法做到高度集成化。
于是，除了上述方法之外，提出了在电感器周围大范围内配置保护环来抑制电磁干涉的技术。具体言之，是在半导体的激活区(例如，硅基板本身或是注入电子或空穴的基板中的注入层)形成而使激活区分离。由此，可以抑制电感器周围其他元件和电感器的经过硅基板的电磁干涉，可以使由于该电磁干涉产生的噪声降低。
不过，由于保护环是围着电感器形成的，其大小也大于等于电感器的螺旋图形的直径的1.5倍。因此，在上述半导体装置中，由保护环占据的面积很大。另外，在保护环内的区域上面不能配置其他元件。所以，就产生了不能缩小电路大小及高度集成化的缺陷。
另外，在上述构成中，虽然对经过硅基板的电磁干涉有效果，但防止基板水平方向上的电磁干涉很困难。此外，保护环多半是与硅基板及地相连接，有时电感器周围的其他元件由于保护环而受到电磁影响。例如，电感器周围的元件，与形成包围该电感器的保护环的距离也很接近。此时，流过电感器及该元件的高频信号，在传播路径附近存在地时，以此电位作为基准进行传播。因此，在电感器及其周围的元件与保护环之间的杂散电容增加。
另外，由于设置了比电感器大的保护环，导线和引出线的长度也必须增加，高频信号的传播距离也相应延伸。有可能出现容易经过保护环受到地的影响而特性阻抗改变。
此外，如上所述，利用半导体的激活区形成保护环时，其电阻与铝或铜等布线材料相比非常大。所以，即使是将保护环接地，其本身的电阻加到与地之间，保护环与接地的其他元件相比较，其电位高。此时，由于高频信号是以比地高一些的电位为基准进行传播，就成为电感器的特性劣化的主要原因。
作为不使用上述这种保护环的抑制电磁干涉的技术，有在硅基板和电感器之间设置构图了的地屏蔽层的方法(例如，参照日本专利申请特开2001-308273号公报)。硅基板，与其他化合物半导体比较，电阻率低。因此，就存在由于起源于基板的寄生效果使信号损失增大的缺陷。于是，通过设置上述这种构图了的地屏蔽层，除了可以抑制硅基板中的电磁感应损失之外，也可以防止向硅基板发射的电磁波进入到其他元件。
然而，在此构成中，虽然可以防止经过硅基板的噪声及电磁干涉，但却不能防止在基板水平方向上的电磁干涉。另外，还存在根据电感器的大小的不同，构图了的地屏蔽层造成的Q值(品质因数)恶化及自谐振频率(Q值为零时的频率)降低而使作为电感器的应用频率范围变窄的问题。
作为其他抑制电磁干涉的技术，有在电感器一侧设置地电极的方法(例如，参照日本专利申请特开2002-93622号公报)。在此构成中，虽然可对设置在电感器的一侧的地电极进行规定作为高频信号的返回，但不能对电感器的输入端子侧和输出端子侧的返回进行规定。因此，就存在不能抑制从电感器发出的电磁波的发射而对电感器周围存在的其他元件产生影响的缺陷。
另外，也存在在电感器和硅基板之间设置电阻层，在电感器的外周和螺旋图形之间配置接地的不连续的导电图形的方法(例如，参照日本专利申请特开2002-305110号公报)。根据这一构成，可以使电感器和硅基板之间的杂散电容减小。然而，由于不连续的导电部分经过高电阻的半导体层接地，半导体层的电位比地高。因此，一直存在的问题是即使是使电感器的杂散电容减小，因为电感器的电阻分量增加，结果电感器性能(Q值及自谐振频率)也会恶化。
发明内容
本发明的半导体装置具有在半导体基板上螺旋状地形成导体布线的电感器；以及由沿着电感器的螺旋图形的外周设置的、其一部分被开放的连续导体布线构成的、与接地电位电连接的屏蔽。由于具有这一构成，屏蔽可用作在电感器中传播的高频信号的返回路径。其结果是可以降低在电感器周围配置的其他元件和电感器的电磁干涉。
另外，上述半导体装置中，屏蔽的布线宽度及屏蔽和电感器的布线的外缘间的距离至少具有与电感器的螺旋图形的间隔同样的大小。由于具有这一构成，可使电感器的端子间电容大为降低，可使屏蔽用作在电感器中传播的高频信号的返回路径。其结果，可以降低在电感器周围配置的其他元件和电感器的电磁干涉。
本发明的半导体装置，在半导体基板上具有多层布线层，电感器可设置在这些布线层中的任何一个之中，而屏蔽可设置于与设置电感器的布线层相同的布线层中或不同的布线层中。由于具有这一构成，可使电感器的端子间电容大为降低，可使屏蔽用作在电感器中传播的高频信号的返回路径。其结果是可以降低在电感器周围配置的其他元件和电感器的电磁干涉。
本发明的半导体装置具有在半导体基板上螺旋状地形成导体布线的电感器；以及由沿着电感器的螺旋图形的内周设置的、其一部分被开放的连续导体布线构成的、与接地电位电连接的屏蔽。由于具有这一构成，屏蔽可用作在电感器中传播的高频信号的返回路径。其结果是可以降低在电感器周围配置的其他元件和电感器的电磁干涉。
另外，上述半导体装置的构成是屏蔽的布线宽度至多具有与电感器的螺旋图形的间隔同样的大小。这样一来，可使电感器的端子间电容大为降低，可使屏蔽用作在电感器中传播的高频信号的返回路径。其结果是可以降低在电感器周围配置的其他元件和电感器的电磁干涉。
图1为从上方透过钝化膜及层间膜观察根据本发明的实施方式1的半导体装置的透视平面图。
图2为示出本半导体装置的电感器的图形的俯视图。
图3为图1中的半导体装置沿A-A线处剖开的剖面图。
图4为示出电感器和屏蔽的位置关系的俯视图。
图5A为示出根据实施方式1的半导体装置的屏蔽6a的形状的俯视图，图5B为示出屏蔽6b的形状的俯视图，而图5C为示出屏蔽6c及6d的形状的俯视图。
图6为图3中的半导体装置沿B-B线处剖开的剖面图。
图7为示出在硅基板上形成的电感器的等效电路模型的示图。
图8为示出电感器布线的磁场作用的剖面图。
图9为从上方透过钝化膜及层间膜观察只在和电感器同一铝布线层中设置屏蔽的构成的透视平面图。
图10为图9中的半导体装置沿C-C线处剖开的剖面图。
图11为示出在屏蔽布线中设置的缺口部的示图。
图12为将在实施方式1的构成中设置构图了的地屏蔽层的半导体装置以与图3同样方式进行剖开的剖面图。
图13为示出构图了的地屏蔽层的示图。
图14从上方透过钝化膜及层间膜观察根据本发明的实施方式2的半导体装置的透视平面图。
图15为图14中的半导体装置沿D-D线处剖开的剖面图。
图16为将在比较例3的第一铝布线层中设置构图了的地屏蔽层的半导体装置在与图14中的D-D线同一位置进行剖开的剖面图。
图17为从上方透过钝化膜及层间膜观察根据本发明的实施方式3的半导体装置的透视平面图。
图18为从上方透过钝化膜及层间膜观察根据本发明的实施方式4的半导体装置的透视平面图。
图19为从上方透过钝化膜及层间膜观察根据本发明的实施方式5的半导体装置的透视平面图。
具体实施例方式
下面，为了对本发明进行更详细的说明，利用附图对用来实施本发明的最佳方式进行说明。
实施方式1图1为从上方透过钝化膜及层间膜观察根据本发明的实施方式1的半导体装置的透视平面图，图2为示出本半导体装置的电感器的图形的俯视图。在本实施方式的半导体装置中，如图1所示，屏蔽6a设置成为包围将布线配置于螺旋上而形成的电感器。作为电感器1的尺寸，如图2所示，例如，使该布线宽度Wi为10μm，螺旋图形的间隔A为2μm，圈数为2.5。从输入端子2输入的高频信号，通过导线4、电感器1及引出线5从输出端子3输出。另外，沟分离部7由氧化硅膜等构成，将硅基板10和层间膜11电分离。
图3为图1中的半导体装置沿A-A线处剖开的剖面图，图4为示出电感器和屏蔽的位置关系的俯视图。如图3所示，本实施方式的半导体装置，具有利用CMOS工艺在硅基板10上经绝缘层层叠的4层的铝的布线层(以下称其为铝布线层)。此处，电感器1及导线4，在由钝化膜覆盖的最上层的第四铝布线层中形成。另外，引出线5在第三铝布线层中形成，经通孔8a与电感器1电连接。
在第四铝布线层中形成的屏蔽6a的下层中设置有屏蔽6b、6c、6d将电感器1包围。屏蔽6b、6c、6d，如图3所示，分别在第三、第二、第一铝布线层中形成。于是，屏蔽6b与屏蔽6c经通孔8b电连接，屏蔽6c和屏蔽6d经通孔8c电连接。另外，屏蔽6d经接触孔9与硅基板10电连接。
这些屏蔽的尺寸，如图4所示，与电感器1的布线宽度Wi为10μm相对，其布线宽度Ws为2μm。此处，屏蔽的布线宽度Ws与电感器1的螺旋图形的间隔A至少以同一尺寸形成。另外，电感器1的外缘和屏蔽6a～6d的外缘的距离C为大于等于电感器1的间隔A(2μm)的尺寸的4μm。此外，对屏蔽6b和屏蔽6c之间(或屏蔽6c和屏蔽6d之间)进行电连接的通孔8b(或通孔8c)，配置于从该中心到电感器1的外缘为止的距离B为5μm的位置，相邻的通孔之间的间距P为2μm。
优选地，为防止在通孔间隔中谐振的高频信号的损失，此间距P大于等于电感器1的间隔A，小于等于高频信号的波长的1/4。另外，在本实施方式中，通孔8b、8c的配置成为其中心定位于屏蔽的布线的中心线上。
图5A为示出根据实施方式1的半导体装置的屏蔽6a的形状的俯视图，图5B为示出屏蔽6b的形状的俯视图，而图5C为示出屏蔽6c及6d的形状的俯视图。如图5A所示，为配置导线4，屏蔽6a在其配置位置上具有开放环形状。同样，为配置引出线5，屏蔽6b在其配置位置上具有开放环形状(参照图5B)。
另外，屏蔽6c、6d，由屏蔽6a的保护环的开放部分、屏蔽6b的保护环的开放部分及分离其他两处的四个部分构成(参照图5C)。另，外，这些屏蔽6a～6d之中的至少一个与高频地(ground)相连接。因此，本实施方式的全部屏蔽6a～6d与高频地为等电位。
图6为图3中的半导体装置沿B-B线处剖开的剖面图，示出设置于电感器1的正下方的沟分离部7及屏蔽6d的正下方的硅基板表面。沟分离部7，是在硅基板10上形成的沟上层叠氧化硅膜等并利用CMP(化学机械抛光)进行平坦化而形成。
另外，在电感器1的下层的比较宽的面积区域上形成沟分离部7时，需要在硅基板10上设置在图6中未示出的伪焊盘。此伪焊盘是在CMP工艺中表示研磨进行状况及研磨完成的指标，通常由氧化硅膜构成。
在图中示出只与屏蔽形状相对应的部分的硅基板10，经接触孔9与屏蔽6d电连接。在将P型硅基板用作硅基板10时，该硅基板10和接触孔的接触部的表面的P浓度，通过离子注入提高。
由此，可以使接触孔9的接触电阻减小。这样，硅基板10，经屏蔽6a～6d、通孔8a～8c及接触孔9与高频地电连接。因此，接触孔9的电位与高频地相等而变得稳定。
图7为示出在硅基板上形成的电感器的等效电路模型的示图，本发明的半导体装置也可以以同样的模型表现。在图示的示例中，示出在硅基板上形成的电感器的典型的π型等效电路。在图中，Ls是电感器1的电感，Rs是电感器1的电阻值，Cs是输入端子2和输出端子3之间的端子间电容。
另外，Cox1及Cox2分别是输入端子2及输出端子3的氧化膜电容。由电感Ls、电阻Rs、端子间电容Cs及氧化膜电容Cox1、Cox2规定的构成要素，在硅基板10上形成。另一方面，作为在硅基板10的内部形成的寄生元件，有输入端子2的硅基板电容Csi1、输出端子3的硅基板电容Csi2、输入端子2的硅基板电阻Rsi1及输出端子3的硅基板电阻Rsi2。
此处，在高频信号在信号线中传播时，一般需要与该信号对应的返回路径。在根据本实施方式的半导体装置中，在电感器1周围靠近配置的屏蔽6a就担负高频信号的返回路径的作用。即，从输入端子2输入的高频信号，在输入到电感器1之后，屏蔽6a～6d用作返回路径，从输出端子3输出。
另外，在上述的返回路径中也会产生微小的高频电流流过。因此，电感器1的特性受到屏蔽6a～6d的电阻的影响。具体言之，图7中的电感器1的电阻分量Rs的值变大。另一方面，代替这些屏蔽6a～6d，像现在这样在硅基板中形成保护环时，由于其电阻与铝布线的电阻相比较非常大，电感器1的电阻分量Rs也变大。这样，当电感器1的电阻分量Rs变大时，Q值在低频区的斜率变低而高频信号的损失变大。
于是，在根据本实施方式的半导体装置中，在具有高电导率(低电阻率)的铝布线中，形成屏蔽6a～6c。由此，可以抑制电感器1的电阻分量Rs的值的上升，不会使其特性劣化。另外，作为布线材料，并不限定于铝，只要是具有比基板高的电导率(低电阻率)的金属就可以。例如，利用铜及金等导体形成就可以获得同样的效果。
另外，屏蔽6a～6c的各布线宽度Ws，是以大于等于螺旋图形的电感器1的间隔A的尺寸(至少是与间隔A相同的尺寸)形成的。在满足这一尺寸条件时，屏蔽6a～6c的宽度不一定要完全相同。
作为屏蔽的布线宽度Ws的上限，规定大致为电感器1的螺旋图形的半径的大小。此外，优选地，屏蔽6a(或屏蔽6b、6c)和电感器1的外缘的距离C也是以大于等于螺旋图形的电感器1的间隔A的尺寸(至少是与间隔A相同的尺寸)形成。
下面对这一尺寸条件予以说明。由像电感器1这样的螺旋电感器产生的磁场，如图8所示，在布线密的部分(图中，在对布线剖面赋予同一符号的同一方向上电流流过的布线间)，在其互相抵消的方向上作用。另一方面，在布线疏的部分(图中，在对布线剖面赋予不同符号的不同方向上电流流过的布线间)，在其互相相同的方向上作用。作为其结果，电感器1的螺旋的中心部产生强磁通。
此处，在电感器1的螺旋的最外周的布线中，从外侧向内侧回转的磁通，由于在相邻的布线中产生的磁通而受到抵消的作用。另一方面，对于从内侧到外侧的磁通，由于外侧没有相邻的布线，不会受到抵消方向的作用。
与此相对，在电感器1的螺旋的最内周的布线中发生的从内侧向外侧回转的磁通，与在外侧邻接的布线中产生的磁通抵消。另外，从外侧到内侧的磁通，由于内侧没有相邻的布线，不会受到抵消方向的作用。因此，在整个电感器1中，磁通从电感器1的外侧向中心部回转，并且磁通从中心部向外侧回转。
在这样的电感器1中，在不改变直径而使线圈的间隔A增大时，上述这种磁通的作用关系破坏而使磁通密度降低。反之，即使是减小间隔A，对电感器1的磁通的作用关系也没有影响。因此，通过尽量减小间隔A的尺寸，结果就可以使本半导体装置小型化。
然而，即使是将尺寸设定为小于制造工艺方面的设计规则所规定的范围，也很难稳定地制造出规定范围内的产品。因此，间隔A至少需要是大于等于设计规则所规定的尺寸。
这样，电感器1的间隔A，除了在决定电感器1本身的特性上是重要的因素之外，也可以规定成作为决定布线尺寸及其位置关系时的最小的尺寸单位。
另外，高频电流，由于趋肤效应在导体的表面上电流密度增高。因此，对于布线电阻，布线层的宽度方向上的尺寸的影响大。例如，可以考虑在使电感器1的布线宽度Wi为10μm，屏蔽的布线宽度Ws为2μm时，屏蔽的布线电阻为等于电感器1的电阻5倍的值。
另一方面，由于屏蔽的布线电阻增大时作为高频地的作用下降，电感器1的电阻分量Rs变大。因此，需要尽量使屏蔽的布线电阻减小，但是在为了使布线电阻减小而使屏蔽的布线宽度Ws增大时，本半导体装置的小型化又受到限制。
于是，对可以将屏蔽用作高频地的最小限度的布线宽度Ws进行分析研究的结果，发现在电感器1的间隔A与布线宽度是同一尺寸时，屏蔽可以用作高频地。因此，在根据本实施方式1的半导体装置中，规定屏蔽的布线宽度Ws为大于等于电感器1的间隔A的尺寸(至少为与间隔A相同的尺寸)。
另外，也需要对屏蔽的布线宽度Ws的上限尺寸予以规定。例如，在屏蔽的布线宽度Ws的尺寸等于电感器1的螺旋图形的半径时，包含屏蔽的电感器电路部的直径等于电感器1主体的螺旋图形的大小的两倍。即，电感器电路部的面积为电感器1的主体的螺旋图形所占据的面积的四倍。于是，在根据本实施方式1的半导体装置中，作为尺寸的容许范围至多将电感器1的螺旋图形的半径的大小规定为屏蔽的布线宽度Ws的上限值。
另一方面，为了使在电感器1周围设置的屏蔽用作高频信号的返回路径，必须使屏蔽和电感器1的外缘接近。然而，在屏蔽和电感器1的外缘的距离C过小时，从输入端子2进入电感器1的高频信号，与通过电感器1输出相比，经屏蔽的路径这种方式更易于通过。因此，电感Ls及Q值会恶化，端子间电容Cs也会变大。
于是，考虑到想要赋予半导体装置的所希望的特性条件及制造工艺上的设计规则等，对于与电感器1的外缘的距离C的最优尺寸进行了分析研究。其结果，发现在距离C至少是电感器1的间隔A左右的大小时，半导体装置的特性不会劣化，并且对于流过电感器1的高频电流，易于将该屏蔽确定为高频地。因此，在根据本实施方式1的半导体装置中，规定了屏蔽和电感器1的外缘的距离C大于等于电感器1的间隔A的尺寸(至少是与间隔A相同的尺寸)。
通过选择如上所述的尺寸范围，不会使本半导体装置的特性劣化，可以使用作返回路径的屏蔽最接近作为信号线的电感器1，从输入端子2输入的高频信号易于从输入端子2及电感器1通过，该高频信号也易于返回到输出端子3。
所以，可以使图7所示的等效电路中的端子间电容Cs成为小得可以忽略。即，可以稳定地确保从输入端子2到输出端子3的高频信号通过的路径。因此，也可以降低电感器1和配置于其周围的元件间的电磁干涉。
在图7所示的等效电路中，高频信号的传播路径是由电感器1的端子间电容Cs和电感器1与配置于其周围的元件之间存在的寄生电容的大小决定的。此时，在配置于电感器1周围的元件一方的电位低于电感器1的电位时，高频信号易于流过该元件一侧的路径。因此，高频信号的传播路径不稳定，有可能在电感器1和配置于其周围的元件之间引起电磁干涉。
与此相对，在根据本实施方式1的半导体装置中，因为屏蔽的布线宽度Ws及屏蔽和电感器1的外缘的距离C大于等于电感器1的间隔A的大小(至少为与间隔A相同的大小)，屏蔽可以用作高频地，使与电感器周围的元件之间的电磁干涉降低。
下面，基于与其他种种构成的特性测定值的比较对上述构成的有效性予以说明。首先，为了对根据本实施方式1的半导体装置的屏蔽的有效性进行说明，在图9中示出只在与电感器1相同的第四铝布线层上设置屏蔽6a的构成。
另外，图10为图9中的半导体装置沿C-C线处剖开的剖面图。由第四铝布线层形成的电感器1，其布线宽度Wi为10μm，电感器1的间隔A为2μm，圈数为2.5。引出线5，由第三铝布线层形成，经通孔8a与电感器1连接。所以，从输入端子2输入的高频信号，通过导线4、电感器1、引出线5从输出端子3输出。
第四布线层的屏蔽6a，具有如图5A所示的布线图形，形成为可满足上述的尺寸条件。此处，屏蔽6a的布线宽度Ws为大于等于电感器1的间隔A的尺寸的10μm。另外，屏蔽6a和电感器1的外缘的距离C也为大于等于电感器1的间隔A的尺寸范围内的2μm。
另外，在图9的构成中，为了只示出屏蔽6a的效果，如图10所示，不设置沟分离部7。另外，屏蔽6a与硅基板10之间没有电连接，而是连接到未图示的高频地。
为了示出屏蔽6a的有效性，在表1示出利用图9的构成和其他构成取得的特性测定的结果。作为其他的构成，在比较例1中示出从图9的构成中去掉屏蔽6a的构成。另外，在比较例2中示出的是构成要素与图9的构成一样，除了屏蔽6a与电感器1的外缘的距离C是在大于等于电感器1的间隔A的尺寸范围之外的1μm。
根据图9及比较例1、2的半导体装置，可以利用图7所示的等效电路模型表现。在表1中示出从对这些等效电路模型的电感器1的电感Ls、电阻Rs及输入端子2和输出端子3之间的端子间电容Cs测定的结果导出的值。此外，在表1中，示出的是电感器1的5.2GHz的高频信号的Q值(品质因数)、自谐振频率及损失的测定值。另外，自谐振频率是Q值为零时的频率。
(表1)
由表1可知，在图9的构成(表1中以A表示)中的电感器1的电感Ls及电阻Rs值与比较例1、2(表1中分别以B、C表示)的大致相等，但端子间电容Cs则只有1/5左右。另一方面，距离C不满足上述尺寸条件的比较例2，与图9及比较例1的构成相比较，除了电感Ls及Q值恶化之外，与图9的构成比较，端子间电容Cs也大约等于其9倍。
原因是，由于距离C过小，从输入端子4进入电感器1的高频信号，与通过电感器1输出相比较，经屏蔽的路径的通过方式更容易。这样可知，距离C是决定本半导体装置的特性的重要因素。
在本发明中，在通过对表1所示的实测值的比较结果等进行研究而决定的上述尺寸范围内规定距离C，可使端子间电容Cs变得非常小。由此，可以使电感器1与其周围的元件间的电磁干涉减小。可以期望大幅度提高本半导体装置的特性。另外，这一效果，通过如图1的构成所示在屏蔽6a的下层设置屏蔽，还可以提高。
此外，在根据本实施方式的半导体装置中，设置于电感器1周围的屏蔽6a的构成形状为在连续包围电感器1的构成上有一部分开放。屏蔽的一部分这样开放的目的是防止由于来自电感器1的电磁感应在屏蔽中形成感应电流流过的路径。
即，在屏蔽中流过感应电流而发生与电感器1之间的磁场的抵消，可以抑制电感器1的电感的降低。另外，如图11所示，在屏蔽布线中形成缺口a、b时，可以更有效地切断由于电磁感应引起的感应电流的路径。
此处，如图5C所示的屏蔽6c、6d，通过将屏蔽布线作成为分割成多个部分的形状，也可以有效防止感应电流。然而，在图5C这样的不连续的屏蔽6c、6d中，对各分割部必须设置与高频地相连接的路径。在这种路径设置于同一铝布线层上时，有时由于布线图形的复杂化，布线面积扩大，元件配置区域受到限制。
因此，在根据本发明的半导体装置中，在设置如图5C这样的分割为多个的屏蔽6c、6d时，在形成屏蔽6c、6d的铝布线层的上层或下层中配置有如图5A及图5B所示的连续形状的屏蔽6a、6b。于是，屏蔽6c、6d的各分割部和屏蔽6a、6b之间以通孔等越过铝布线层之间进行电连接。
因为屏蔽6a、6b可以从其周围的任何方向与高频地相连接，所以在屏蔽6a、6b中的任何一个与高频地相连接时，屏蔽6c、6d的各分割部不需要与高频地相连接。因此，不会使布线图形复杂化，并且不会使元件配置面积不必要地浪费。
另外，在根据本实施方式1的半导体装置中，电连接各铝布线层的屏蔽的通孔，以2μm的间距配置。此处，为了防止高频信号以通孔间隔谐振引起的损失，作为通孔的间距P，优选是大于等于电感器1的间隔A而小于等于高频信号的波长的1/4。
如上所述，因为根据本实施方式1，将具有一部分是开放的连续形状的与高频地相连接的屏蔽6a、6b配置成为包围螺旋电感器1，可以使高频信号的返回路径稳定，可以降低电感器1和配置在其周围的其他元件间的电磁干涉。由此，可以抑制由于来自配置在电感器1的周围的其他元件的电磁影响而引起的电感器1的性能变化。另外，因为屏蔽6、6b的一部分开放，可以防止由于来自电感器1的电磁影响而在屏蔽中形成的感应电流的路径。
另外，因为根据此实施方式1，构成为使屏蔽的布线宽度Ws以及屏蔽和电感器1的外缘的距离C大于等于电感器1的螺旋图形的间隔A(至少与间隔A的大小相同)，不会使本半导体装置的特性恶化，可以使屏蔽作为高频信号的返回路径稳定化。因此，由于可以使作为在电感器1中产生的寄生元件的端子间电容Cs减小，所以可以稳定地确保从输入端子2到输出端子3的高频信号通过的路径，也可降低电感器1和配置于其周围的元件间的电磁干涉。
另外，在上述实施方式1中，示出的是将硅基板10和屏蔽6d经接触孔9连接的例子，但在加大屏蔽6d的布线面积时，也可利用硅基板10和屏蔽6d之间的电容分量作为高频波进行连接。所以，即使硅基板和屏蔽没有物理接触也可以。特别是，在像SOI(硅在绝缘体上)基板那样不能与硅基板直接连接的场合，可利用硅基板和屏蔽之间的电容分量通过高频进行连接。
另外，在利用CPM工艺作成如电感器1那样的螺旋电感器时，过去通常是靠近电感器1的外周配置伪焊盘。然而，此伪焊盘导致杂散电容增加，是靠近电感器1配置时使其特性改变的主要原因。
与此相对，因为在本发明的半导体装置中，将屏蔽靠近电感器1的外周配置，而屏蔽还担负伪焊盘的作用，所以不需要将伪焊盘靠近电感器1的周围配置。因此，可以减小CMP的伪焊盘的影响。
另外，在伪焊盘的尺寸和屏蔽的布线宽度Ws可形成为大致相等的条件下，也可以将本来应该设置的伪焊盘本身省略。另外，在利用刻蚀形成布线时，配置的伪焊盘也一样。
在上述实施方式1中，是以传播高频信号的场合为例进行说明的，但并不限定于此。例如，即使应用于高速数字信号也可以期待获得同样的效果，这是自不待言的。此外，本发明，对于以CMOS工艺以外的工艺生成的电感器及在硅基板以外的基板上生成的电感器也可以有效地应用。
在使用硅基板这样的导电性基板时，通过将根据上述实施方式1的屏蔽和构图了的地屏蔽层进行组合，可以使电感器1与配置于其周围的其他元件的电磁干涉和导电性的损失更进一步降低。
图12为将在上述实施方式1的构成中设置构图了的地屏蔽层的半导体装置以与图3同样方式进行剖开的剖面图。构图了的地屏蔽层13，由多个带状的布线部构成，设置于沟分离部7的上表面。另外，在其周围，如图13的上半图所示，配置有用来与地进行电连接的接触孔14。
采用这种构成时，与上述实施方式1一样，除了可以利用屏蔽减小电感器1和配置于其周围的其他元件的电磁耦合之外，还可以抵消通过电感器1传播的利用高频电流引起的磁场而对在硅基板10中的感应电流的发生进行抑制。
即，利用构图了的地屏蔽层13，可以抑制经硅基板10内部给予电感器1的电磁影响及在垂直硅基板10表面垂直方向上的电磁影响。另外，利用屏蔽6a～6d可以抑制来自各铝布线层的平行方向的电磁影响。
实施方式2图14为从上方透过钝化膜及层间膜观察根据本发明的实施方式2的半导体装置的透视平面图，图15为沿图14中的半导体装置的D-D线处剖开的剖面图。如图14所示，在本实施方式的半导体装置中，屏蔽6e设置成包围将布线配置于螺旋上而形成的电感器1。此处，作为电感器1的尺寸，例如，使该布线宽度Wi为10μm，螺旋图形的间隔A为2μm，圈数为2.5。
另外，如图15所示，本实施方式的半导体装置，具有利用CMOS工艺在硅基板10上经绝缘层层叠的4层的铝布线层。在第四铝布线层和第三铝布线层中分别形成电感器1，经通孔8b透过各铝布线层进行电连接。
导线4，与电感器1一起，在被钝化膜12覆盖的最上层的第四铝布线层中形成。引出线5，在第二铝布线层中形成，经通孔8b与第三铝布线层的电感器1连接。从输入端子2输入的高频信号，通过导线4、两铝布线层的电感器1及引出线5从输出端子3输出。
屏蔽6e，在与电感器1距离最远的第一铝布线层中形成，具有与图5B所示的屏蔽6b同样的形状。屏蔽6e的布线宽度Ws为与电感器1的螺旋图形的间隔A相等的2μm。如图15所示，屏蔽6e，经接触孔9与硅基板10电连接。另外，接触孔9，配置于从该中心到电感器1的外缘为止的距离B为5μm的位置，相邻的通孔之间的间距P为2μm。
优选地，此间距P，为防止在通孔间隔中谐振的高频信号的损失，大于等于电感器1的间隔A，小于等于高频信号的波长的1/4。另外，通孔9配置成为其中心位于屏蔽6e的布线的中心线上。
在本实施方式中，在第四及第三铝布线层两层之中设置电感器1，只在与电感器1距离最远的最下层的第一铝布线层中设置屏蔽6e。为了示出屏蔽6e的有效性，下面示出特性测定的结果。在表2中，示出的是本实施方式的半导体装置(在表2中以D表示)与现有例的半导体装置的特性的测定结果。
(表2)
其中，比较例3的半导体装置具有从本实施方式2的半导体装置中去掉屏蔽6e的结构(在表2中以E表示)。
另外，比较例4的半导体装置，如图16所示，具有在比较例3的半导体装置的第一铝布线层中设置构图了的地屏蔽层13的结构(在表2中以F表示)。另外，构图了的地屏蔽层13a，例如，具有与图13同样的图形。
另外，本实施方式2的比较例3、4的半导体装置，可以利用图7所示的等效电路模型表现。在表2中示出从对这些等效电路模型的电感器1的电感Ls、电阻Rs及输入端子2和输出端子3之间的端子间电容Cs测定的结果导出的值。此外，在表2中，示出的是电感器1的5.2GHz的高频信号的Q值(品质因数)、自谐振频率及损失的测定值。另外，自谐振频率是Q值为零时的频率。
由表2可知，本实施方式2的电感Ls与比较例3大致相同，但电感器1的电阻Rs值略高。不过，与比较例3的结构的端子间电容Cs为8fF左右不同，在本实施方式2中为远远低于8fF的小到可以忽略的程度(在表2中以符号-表示)。
另一方面，在比较例4中，利用构图了的地屏蔽层13a可获得降低损失的效果，与其他构成比较，电阻Rs提高。因此，Q值降低。此外，由于与其他构成比较自谐振频率降低，存在使作为电感器1的应用频率范围变窄的问题。
输入到电感器1的高频信号，受到屏蔽的电阻的影响。在本实施方式中，因为只在与电感器1距离最远的铝布线层中形成屏蔽6e，如表2所示，电感器1的电阻分量Rs略有上升。
因此，Q值略微降低。不过，因为由于屏蔽6e使端子间电容Cs小到可以忽略的程度，所以自谐振频率不会恶化，电感器1的应用频率范围不改变。
因此，不会发生实用上的问题。另外，由于电感器1设置成两层，也可以使用在只设置成一层的电感器1中不能流过的大电流的高频信号。
这样，由本发明的上述尺寸条件规定的屏蔽，即使只在与电感器1距离最远的第一铝布线层中形成，也可以获得在上述实施方式中说明的端子间电容Cs降低的效果。由此，与其他构成比较，可以抑制由于电磁干涉而发生的缺陷。
根据此实施方式2，因为通过在两层中设置电感器1而使布线膜厚实质上变厚，也可以使用在只设置成一层的电感器1中不能流过的大电流的高频信号。另外，因为设置了布线宽度Ws及距离C大于等于电感器1的螺旋图形的间隔A的大小(至少为与间隔A相同的大小)的屏蔽6e，不会使本半导体装置的特性恶化，可以使屏蔽作为高频信号的返回路径稳定化。
另外，如在上述实施方式中所说明的，本发明的屏蔽，即使是在与电感器1距离最远的铝布线层中形成也有效。所以，通过将屏蔽配置于更靠近电感器1的铝布线层时，可以使效果进一步提高。特别是，通过使第一铝布线层至第四铝布线层的一部分或全部形成屏蔽，可以降低与高频地连接的屏蔽的电阻，可使电感器1的电阻降低。
实施方式3图17为从上方透过钝化膜及层间膜观察根据本发明的实施方式3的半导体装置的透视平面图。本实施方式的半导体装置，与上述实施方式1、2一样，具有利用CMOS工艺在硅基板10上隔着绝缘层层叠的4层的铝布线层。在由钝化膜12包覆的最上层的第四铝布线层中形成电感器1。导线4，与电感器1一起，在第四铝布线层中形成。引出线5，在第三铝布线层中形成，经通孔与第四铝布线层的电感器1电连接。从输入端子2a输入的高频信号，通过导线4、电感器1及引出线5从输出端子3a输出。
屏蔽6g，在与电感器1所在的同一第四铝布线层中形成并满足在上述实施方式中所示的尺寸条件。另外，屏蔽6g用作经输入端子2a输入从输出端子3a输出的高频信号的返回路径。为了使其具有这一功能，屏蔽6g，与沿着设置有输入端子2b的导线4的布线形成一体，并且与设置有沿着引出线5在第三铝布线层中形成的输出端子3b的布线电连接。
此处，作为设置有输入端子2a的导体布线的导线4和设置有输入端子2b的与高频地相连接的接地布线的剖面形状以及作为设置有输出端子3a的导体布线的引出线5和设置有输出端子3b的与高频地相连接的接地布线的剖面形状，形成所谓的共面带状线路。因此，通过改变作为信号线的导线4及引出线5和作为导线的上述布线之间的间隔，就可以调整共面带状线路的特性阻抗。
因此，电感器1的输入输出可由共面带状线路的特性阻抗终止，与配置于电感器1的前后的元件的阻抗匹配容易进行。
此外，由于与返回路径相当的上述布线部与高频地相连接，电感器1的屏蔽6g和高频地可利用输入端子2b和输出端子3b相连接。因此，可以减小用来对电感器1的屏蔽6g的高频地的布线面积。
另外，在本实施方式中，是将输入端子2b及输出端子3b构成共面带状线路，但也可以采用共面线路、共面带状线路或单纯线路的组合。
实施方式4图18为从上方透过钝化膜及层间膜观察根据本发明的实施方式4的半导体装置的透视平面图。根据本实施方式的半导体装置，与上述实施方式1、2一样，具有利用CMOS工艺在硅基板10上经绝缘层层叠的4层的铝布线层。在由钝化膜12包覆的最上层的第四铝布线层中形成电感器1。导线4，与电感器1一起，在第四铝布线层中形成。引出线5，在第三铝布线层中形成，经通孔与第四铝布线层的电感器1电连接。从输入端子2输入的高频信号，通过导线4、电感器1及引出线5从输出端子3输出。
屏蔽6h、6i在与电感器1所在的同一第四铝布线层中形成并满足在上述实施方式中所示的尺寸条件，配置成为将电感器1包围两层。其中，电感器1的端子间电容Cs，根据在上述实施方式1中所示的原理，由屏蔽6h减小。此外，屏蔽6h、6i可借助输入到电感器1的高频信号接收从电感器1发出的不需要的电磁波。
这样，根据本实施方式4，通过屏蔽6h、6i对电感器1的多层包围，可将电感器1和其周围的其他元件之间的电磁干涉比一层屏蔽更有效地进行降低。
实施方式5图19为从上方透过钝化膜及层间膜观察根据本发明的实施方式5的半导体装置的透视平面图。根据本实施方式的半导体装置，与上述实施方式一样，具有利用CMOS工艺在硅基板10上隔着绝缘层层叠的4层的铝布线层。在被钝化膜12覆盖的最上层的第四铝布线层中形成电感器1。导线4，与电感器1一起，在第四铝布线层中形成。引出线5，在第三铝布线层中形成，经通孔与第四铝布线层的电感器1电连接。从输入端子2输入的高频信号，通过导线4、电感器1及引出线5从输出端子3输出。
屏蔽6j，如图19所示，配置于电感器1的内侧。在此构成中，为了不改变电感器1的螺旋图形的直径而使性能提高，必须使电感器1的螺旋的中央空间尽量大。另外，为了不使电感器1的电阻分量增加，其布线宽度Wi的大小必须不能影响特性。
因此，在本实施方式中，电感器1的间隔A规定为制造工艺方面的设计规则所容许的最接近的间隔。此外，为了使电感器1的螺旋的中央留有空间，屏蔽6j的布线宽度Ws也必须尽可能地小。
于是，屏蔽6j的布线宽度Ws，以电感器1的布线宽度Wi的尺寸为上限值，规定为至少大于等于制造工艺方面的设计规则所容许的尺寸。即，屏蔽6j的布线宽度Ws为小于等于电感器1的布线宽度Wi的尺寸(至多为与布线宽度Wi相同的大小)。
这样的构成也可降低电感器1的端子间电容Cs，可以抑制电感器1和周围的元件之间的电磁干涉。
另外，如本实施方式这样将屏蔽配置于电感器1的螺旋的内侧时，与将屏蔽配置于电感器1的螺旋的外侧的构成相比，输入端子2及输出端子3和屏蔽的距离变大。因此，可使能够降低电感器1的端子间电容Cs的程度变差。
但是，通过将屏蔽6j与电感器1配置于同一层，使屏蔽6j的布线宽度Ws小于等于电感器1的布线宽度Wi(至多为与布线宽度Wi相同的大小)，可使其具有与CMP工艺中的伪焊盘同样的作用。因此，可以使伪焊盘引起的杂散电容降低。
另外，将上述实施方式5的构成应用于上述实施方式1至实施方式4，可使电感器1的端子间电容Cs的降低效果得到进一步提高。
如上所述，本发明的半导体装置，通过使电感器周围设置的连续屏蔽的一部分开放，可不会对小型化构成限制，可以减小与其周围的元件之间的电磁干涉，可应用于高性能的小型高频装置。
权利要求
1.一种半导体装置，其中具有在半导体基板上螺旋状地形成导体布线的电感器；以及由沿着上述电感器的螺旋图形的外周设置的、其一部分被开放的连续导体布线构成的、与接地电位电连接的屏蔽。
2.如权利要求1所述的半导体装置，其特征在于屏蔽的布线宽度，以及屏蔽和电感器的布线的外缘间的距离，至少具有与电感器的螺旋图形的间隔同样的大小。
3.如权利要求1所述的半导体装置，其特征在于在半导体基板上具有多层布线层，电感器设置在这些布线层中的任何一个中，且屏蔽设置于与设置上述电感器的布线层相同的布线层中和/或不同的布线层中。
4.一种半导体装置，其中具有在半导体基板上螺旋状地形成导体布线的电感器；以及由沿着上述电感器的螺旋图形的内周设置的、其一部分被开放的连续导体布线构成的、与接地电位电连接的屏蔽。
5.如权利要求4所述的半导体装置，其特征在于屏蔽的布线宽度至多具有与电感器的螺旋图形的间隔同样的大小。
全文摘要
一种半导体装置，其中具有在半导体基板(10)上螺旋状地形成导体布线的电感器(1)；以及由沿着电感器(1)的螺旋图形的外周设置的、其一部分被开放的连续导体布线构成的、与接地电位电连接的屏蔽(6a)。
文档编号H01L23/522GK1666342SQ0381528
公开日2005年9月7日 申请日期2003年5月29日 优先权日2003年5月29日
发明者西川和康, 桥诘靖之 申请人:三菱电机株式会社