专利名称：设有冲击电压保护电路的半导体装置的制作方法
技术领域：
本发明涉及半导体装置，更具体地说涉及设有冲击电压保护电路的半导体装置。
背景技术：
作为为了防止汽车、马达、荧光显示、音频装置等以及由晶体管元件等构成的IC(Integrated Circuit集成电路)的瞬间增大的电流或电压(冲击电压)而进行保护的冲击电压保护电路，提出了各种装置。例如在日本专利申请特开昭58-74081号公报中，描述了传统的冲击电压保护电路。
根据在上述公报中公开的结构，传统的冲击电压保护电路设有横向pnp晶体管和纵向npn晶体管。横向pnp晶体管的基极和发射极以及纵向npn晶体管的集电极，各自与输入端子电连接。纵向npn晶体管的集电极和横向pnp晶体管的基极，用同一个n型外延层形成。横向pnp晶体管的集电极和纵向npn晶体管的基极，用同一个形成于上述n型外延层内的p型杂质区域形成。纵向npn晶体管的发射极，用形成于上述p型杂质区域内的n型杂质区域形成。
接着，对上述公报中所描述的冲击电压保护电路的动作进行说明。如果在输入端子施加冲击电压，在横向pnp晶体管中，集电极-基极结的耗尽层达到发射极-基极结的耗尽层，而且产生穿通击穿，由此，从发射极向集电极流入电流。该电流成为纵向npn晶体管的基极电流，而且，纵向npn晶体管被导通，因此，施加在输入端子的冲击电压的电荷从纵向npn晶体管的发射极侧放电。
另外，例如在日本专利申请特开平5-206385号公报和特开昭56-19657号公报中，公开了上述以外的冲击电压保护电路。
为了使在上述公报中所描述的冲击电压保护电路正常动作，必须使横向pnp晶体管的击穿电压低于纵向npn晶体管的击穿电压。但是，在上述公报中所描述的结构中，有时横向pnp晶体管的击穿电压(以下称为耐压)高于纵向npn晶体管的耐压，因此，在这种场合冲击电压保护电路不能正常动作。
更具体地说，在上述公报所描述的冲击电压保护电路中，纵向npn晶体管的基极区和横向pnp晶体管的集电极区，用相同浓度的同一区域(即同一个p型杂质区域)形成。另外，纵向npn晶体管的集电极区和横向pnp晶体管的基极区，用相同浓度的同一区域(即同一个n型外延层)形成。因此，横向pnp晶体管的基极-集电极的耗尽层厚度和纵向pnp晶体管的基极-集电极的耗尽层厚度相同，从而使引起雪崩击穿的容易度相同，横向pnp晶体管的耐压和纵向npn晶体管的耐压也相同。于是，横向pnp晶体管比纵向npn晶体管更早被击穿，冲击电压保护电路的动作不稳定。
发明内容
本发明的目的在于，提供一种设有正常动作的冲击电压保护电路的半导体装置。
根据本发明一方面的设有冲击电压保护电路的半导体装置，是一种设有与信号输入端子电连接且包括第一晶体管和第二晶体管的冲击电压保扩电路的半导体装置，在该半导体装置中，第一晶体管的基极最窄区域的宽度与第二晶体管的基极最窄区域的宽度不同，通过这种结构，使第一晶体管比第二晶体管更容易被击穿。
因此，在信号输入端子施加冲击电压时，通过击穿第一晶体管使第二晶体管导通，并释放在信号输入端子施加的冲击电压，通过这种电路结构，构成设有正常动作的冲击电压保护电路的半导体装置。
根据本发明另一方面的设有冲击电压保护电路的半导体装置，是一种设有与信号输入端子电连接且包括第一晶体管和第二晶体管的冲击电压保护电路的半导体装置，在该半导体装置中，作为第一晶体管的基极起作用的区域的杂质浓度与作为第二晶体管的基极起作用的区域的杂质浓度不同，通过这种结构，使第一晶体管比第二晶体管更容易被击穿。
因此，在信号输入端子施加冲击电压时，通过击穿第一晶体管使第二晶体管导通，并释放在信号输入端子施加的冲击电压，通过这种电路结构，构成设有正常动作的冲击电压保护电路的半导体装置。
根据本发明又一方面的设有冲击电压保护电路的半导体装置，是一种设有与信号输入端子电连接且包括第一晶体管和第二晶体管的冲击电压保护电路的半导体装置，该半导体装置包括，设有主表面的半导体衬底和在半导体衬底的主表面形成的场氧化膜；第一晶体管的发射极和第二晶体管的集电极，与信号输入端子电连接；第一晶体管的集电极和第二晶体管的基极形成相同的导电型并互相电连接；第一晶体管的基极，与第一晶体管的发射极和第二晶体管的集电极电连接；第一晶体管的发射极和基极的pn结与场氧化膜的一端接触，而且，集电极和基极的pn结与场氧化膜的另一端接触。
因此，能够由场氧化膜自由控制第一晶体管基极的宽度。从而，通过使第一晶体管的宽度小于第二晶体管的宽度，能够作成第一晶体管比第二晶体管更容易被穿通击穿的结构。
根据本发明又一方面的设有冲击电压保护电路的半导体装置，是一种设有与信号输入端子电连接且包括第一晶体管和第二晶体管的冲击电压保护电路的半导体装置，该半导体装置包括，在主表面设有第一导电型外延层的半导体衬底；第一晶体管的发射极和第二晶体管的集电极，与信号输入端子电连接；第一晶体管的集电极和第二晶体管的基极形成相同的导电型，且由互相共用的第二导电型的第一扩散区域构成；第一晶体管的基极，与第一晶体管的发射极和第二晶体管的集电极电连接；第一晶体管的基极，设有包围第一晶体管发射极并具有比外延层更高杂质浓度的第一导电型的第二扩散区域；在外延层内的主表面，第一扩散区域和第二扩散区域相互邻接。
借此，构成第一晶体管基极的第二扩散区域和构成第二晶体管基极的第一扩散区域，由相反的导电型区域构成，从而，通过使第一晶体管基极的宽度小于第二晶体管基极的宽度，实现第一晶体管比第二晶体管更容易被穿通击穿的结构。另外，通过使第一晶体管基极的杂质浓度高于第二晶体管基极的杂质浓度，实现第一晶体管比第二晶体管更容易被雪崩击穿的结构。
另外，在本说明书中作为基极起作用的区域，是在构成基极的杂质扩散区域中，与构成发射极的杂质扩散区域和构成集电极的杂质扩散区域分别构成pn结的杂质扩散区域。
至于本发明的上述目的和其它目的、特征、形态以及优点，通过与另附的附图相对应的有关本发明的详细说明进行进一步的理解。
图1是表示本发明实施例1的冲击电压保护电路的电路图。
图2是概略表示本发明实施例1的冲击电压保护电路结构的平面图。
图3是沿图2的III-III线的截面图。
图4是概略表示设有本发明实施例2的冲击电压保护电路的半导体装置结构的截面图。
图5是表示本发明实施例3的冲击电压保护电路的电路图。
图6是概略表示设有本发明实施例3的冲击电压保护电路的半导体装置结构的平面图。
图7是沿图6的VII-VII线的截面图。
图8是概略表示设有本发明实施例4的冲击电压保护电路的半导体装置结构的截面图。
图9是概略表示设有本发明实施例5的冲击电压保护电路的半导体装置结构的截面图。
图10是概略表示设有本发明实施例6的冲击电压保护电路的半导体装置结构的平面图。
图11是沿图10的XI-XI线的截面图。
图12是概略表示设有本发明实施例7的冲击电压保护电路的半导体装置结构的截面图。
图13是概略表示设有本发明实施例8的冲击电压保护电路的半导体装置结构的平面图。
图14是沿图13的XIV-XIV线的截面图。
图15是概略表示设有本发明实施例9的冲击电压保护电路的半导体装置结构的平面图。
图16是沿图15的XVI-XVI线的截面图。
图17是表示本发明实施例10的冲击电压保护电路的电路图。
图18是概略表示设有本发明实施例10的冲击电压保护电路的半导体装置结构的截面图。
图19是概略表示设有本发明实施例11的冲击电压保护电路的半导体装置结构的截面图。
图20是概略表示设有本发明实施例12的冲击电压保护电路的半导体装置结构的截面图。
图21是表示本发明实施例13的冲击电压保护电路的电路图。
图22是概略表示设有本发明实施例13的冲击电压保护电路的半导体装置结构的平面图。
图23是沿图22的XXIII-XXIII线的截面图。
图24是概略表示设有本发明实施例14的冲击电压保护电路的半导体装置结构的截面图。
具体实施例方式
以下，参照附图，就本发明实施例进行说明。
实施例1参照图1，冲击电压保护电路51设有npn晶体管32和npn晶体管33。npn晶体管32的集电极和npn晶体管33的集电极，与信号输入端子34和装置部分36电连接。npn晶体管32的基极和npn晶体管33的基极相互电连接。npn晶体管32的发射极与npn晶体管32的基极和npn晶体管33的基极都电连接。npn晶体管33的发射极与接地电位35电连接。
接着，就设有实施例1的冲击电压保护电路的半导体装置结构进行说明。
参照图2和图3，在半导体装置61中，在例如由单晶硅构成的半导体衬底91的下部形成p-区域1。在p-区域1上，通过注入扩散形成n+扩散层2。在该n+扩散层2上，形成n-外延层4。在p-区域1上，形成包围该n-外延层4的p+扩散层3a和p型扩散层6a。
在该n+扩散层2和n-外延层4内，形成构成冲击电压保护电路的npn晶体管32和npn晶体管33。npn晶体管32和npn晶体管33各设有发射极区和基极区以及集电极区。
在npn晶体管32中，集电极区由n+扩散层2和n-外延层4以及在n-外延层4内形成的n+扩散层8a构成。基极区由在n-外延层4内形成的p+扩散层21和在该p+扩散层21内形成的p+扩散层9a构成。发射极区由在p+扩散层21内与p+扩散层9a邻接形成的n+扩散层8b构成。
在npn晶体管33中，集电极区由n-外延层4和n+扩散层2以及n+扩散层8a构成，而且，用与npn晶体管32的集电极相同的杂质区域构成。基极区由在n-外延层4内形成的p型扩散层6b构成。发射极区由在p型扩散层6b内形成的n+扩散层8c构成。
作为npn晶体管32的基极区的p+扩散层21和作为npn晶体管33的基极区的p型扩散层6b，由相互不同的杂质扩散区域构成，且相互电连接。另外，宽度t1表示作为npn晶体管33基极的p型扩散层6b的最窄区域的宽度，例如，表示位于n+扩散层8c正下方的p型扩散层6b的深度方向的宽度(深度)。另外，宽度t2表示作为npn晶体管32基极的p+扩散层21的最窄区域的宽度，例如，表示位于n+扩散层8b正下方的p+扩散层21的深度方向的宽度(深度)。宽度t2比宽度t1窄。p+扩散层21的杂质浓度比p型扩散层6b高。
另外，p+扩散层21是作为npn晶体管32基极起作用的区域，p型扩散层6b是作为npn晶体管33基极起作用的区域。
另外，通过向n-外延层4注入B(硼)以达到例如约1013个/cm3杂质浓度来形成p型扩散层6a、6b。通过例如对n-外延层4和p型扩散层6b的表面进行数十nm深度的热氧化，并在该表面注入B以达到例如约1014个/cm3数量级的杂质浓度来形成p+扩散层21。在p+扩散层21的表面，通过注入As(砷)以达到例如约1015个/cm3的浓度来形成n+扩散层8b。在p+扩散层21的表面，通过注入B或者BF2以达到例如约1015个/cm3的浓度来形成p+扩散层9a。
另外，通过与形成n+扩散层8b的工序同样的工序，在n-外延层4的表面和p型扩散层6b的表面，分别形成n+扩散层8a、8c。另外，通过与形成p+扩散层9a的工序同样的工序，在p型扩散层6a的表面形成p+扩散层9b。n+扩散层8a，p+扩散层21、n+扩散层8b、p+扩散层9a、p型扩散层6b、n+扩散层8c以及p+扩散层9b，通过由LOCOS(LocalOxidation of Silicon硅的局部氧化)法形成的场氧化膜7各自被电分离。
另外，形成覆盖半导体衬底91表面的层间绝缘膜10。在层间绝缘膜10各自形成接触孔11a～11d。由此露出n+扩散层8a、n+扩散层8b和p+扩散层9a、n+扩散层8c、以及p+扩散层9b的表面。然后，分别经由各接触孔11a～11d，在层间绝缘膜10上形成与上述被露出的各区域电连接的、例如由注入杂质的多晶硅(以下，称为掺杂多晶硅)构成的布线12a～12c。由此，n+扩散层8b与p+扩散层9a电连接，n+扩散层8c与p+扩散层9b电连接。
接着，就本实施例的冲击电压保护电路的动作进行说明。
参照图1，如果在信号输入端子34施加冲击电压，npn晶体管32的发射极-集电极之间的电压上升，从而击穿npn晶体管32。如果npn晶体管32被击穿，电流就流入npn晶体管33的基极，使npn晶体管33导通。如果npn晶体管33被导通，那么在信号输入端子34施加的冲击电压就经由npn晶体管33释放到接地电位35。从而，防止在装置部分36施加冲击电压。
接着，就晶体管的击穿现象进行说明。晶体管的击穿现象大致分为雪崩击穿和穿通击穿。雪崩击穿是指，在施加高反向电压时，耗尽层内生成的电子空穴对被电场加速，并与构成结晶的电子高速碰撞使电子空穴对以指数函数形式增加，从而产生电流的现象。这里，如果互相被接合的p型区域和n型区域的浓度高，则耗尽层宽度就变小，耗尽层内的电场变大，因此，很容易增加电子空穴对。因此，在晶体管中，作为基极起作用的区域的浓度越高，就越容易引起雪崩击穿。
另一方面，穿通击穿是指，在基极区的浓度特别低的晶体管施加高反向电压时，基极-集电极的耗尽层延伸并与发射极-基极结的耗尽层接触，由此电位的势垒下降，从发射极经由耗尽层直接向集电极流入电子或空穴，从而产生电流的现象。
在本实施例中，作为npn晶体管32基极的p+扩散层21的最窄区域的宽度t2，小于作为npn晶体管33基极的p型扩散区域6b的宽度t1。因此，npn晶体管32具有比npn晶体管33更容易被穿通击穿的结构。
另外，在本实施例中，作为npn晶体管32的基极起作用的p+扩散层21的杂质浓度，高于作为npn晶体管33的基极起作用的p型扩散层6b的杂质浓度。因此，npn晶体管32具有比npn晶体管33更容易被雪崩击穿的结构。
这样，在本实施例中，由于npn晶体管32确实比npn晶体管33先被击穿(雪崩击穿或者穿通击穿)，因此，能够防止如传统例中的npn晶体管33比npn晶体管32先被击穿的误动作。也就是说，通过使npn晶体管32确实比npn晶体管33先被击穿，使npn晶体管33确实导通，从而使在信号输入端子34施加的冲击电压确实被释放，因此，能够防止误动作，实现正常动作的冲击电压保护电路。
另外，在本实施例中，就具有p+扩散层21的宽度t2小于p型扩散层6b的宽度t1的结构(1)和p+扩散层21的杂质浓度高于p型扩散层6b的杂质浓度的结构(2)双方的场合进行了说明，但是，只要具有在上述两种结构(1)和(2)中的至少一种结构即可。更具体地说，具有上述结构(1)，并由此使npn晶体管32比npn晶体管33先被穿通击穿时，p+扩散层21的杂质浓度也可以低于p型扩散层6b的杂质浓度。另外，具有上述结构(2)，并由此使npn晶体管32比npn晶体管33先被雪崩击穿时，p+扩散层21的宽度t2也可以大于p型扩散层6b的宽度t1。总之，只要通过采用上述结构(1)和(2)中的至少一种结构来构成使npn晶体管32确实比npn晶体管33先被击穿(穿通击穿或者雪崩击穿)的冲击电压保护电路即可。
另外，在本实施例中，作为npn晶体管32的基极区的p+扩散层21和作为npn晶体管33的基极区的p型扩散层6b，由相互不同的杂质扩散区域构成，而且相互之间被电连接。因此，能够控制使npn晶体管32的基极区浓度和npn晶体管33的基极区浓度相互不同。另外，能够控制使npn晶体管32的基极区宽度t2和npn晶体管33的基极区宽度t1相互不同。因此，根据npn晶体管32的基极区的构成，能够很容易地使npn晶体管32的耐压低于npn晶体管33的耐压，并得到正常动作的冲击电压保护电路。
实施例2参照图4，本实施例的半导体装置与实施例1的半导体装置相比，不同之处在于，npn晶体管32的基极区和npn晶体管33的基极区共有同一个p型扩散层6b。因此，在该p型扩散层6b内形成n+扩散层8c、p+扩散层9a以及n+扩散层8b。
npn晶体管32的基极区，由p型扩散层6b和p+扩散层9a构成。另外，npn晶体管33的基极区，由p型扩散层6b构成。在该构成中，npn晶体管32的基极区的最窄区域是图中n+扩散层8b横方向侧的p型扩散层6b区域，其宽度为s1。npn晶体管33的基极区的最窄区域是图中n+扩散层8c正下方的p型扩散层6b区域，其宽度为t1。而且，其宽度s1小于宽度t1。另外，p型扩散层6b是作为npn晶体管32的基极起作用的区域，也是作为npn晶体管33的基极起作用的区域。
另外，除此以外的构成大致与图1～图3中所示的实施例1的构成相同，因此，用相同的符号表示相同的构成元件，并省略其说明。
在本实施例中，作为npn晶体管32的基极区的p型扩散层6b和作为npn晶体管33的基极区的p型扩散层6b，由同一个杂质扩散区域构成。即使这样构成，通过使npn晶体管32的基极区的宽度s1小于npn晶体管33的基极区的宽度t1，使npn晶体管32比npn晶体管33更容易被穿通击穿。从而，能够形成正常动作的冲击电压保护电路，同时由于减少了杂质扩散区域的数量，因此，简化了半导体装置的制造工序。
实施例3参照图5，冲击电压保护电路52设有，npn晶体管37、pnp晶体管38以及电阻元件39。pnp晶体管38的发射极和电阻元件39的一端各自与信号输入端子34和装置部分36电连接。npn晶体管37的基极与pnp晶体管38的集电极相互电连接，而且，各自与接地电位35电连接。npn晶体管37的发射极，与npn晶体管37的基极和pnp晶体管38的集电极以及接地电位35电连接。npn晶体管37的集电极，与pnp晶体管38的基极和电阻元件39的另一端都电连接。
接着，就设有实施例3的冲击电压保护电路的半导体装置结构进行说明。
参照图6和图7，在半导体装置62中，在例如由单晶硅构成的半导体衬底92的下部形成p-区域1。在p-区域1上，通过注入扩散各自形成n+扩散层2a、2b。在该各n+扩散层2a、2b上，各自形成n-外延层4a、4b。另外，形成包围n-外延层4a、4b的p+扩散层3c和p型扩散层6c。由此，n-外延层4a和n-外延层4b被电分离。另外，n+扩散层2a和n+扩散层2b被电分离。
在该n+扩散层2b和n-外延层4a内，形成构成冲击电压保护电路的npn晶体管37和pnp晶体管38。npn晶体管37和pnp晶体管38，各自设有发射极区、基极区以及集电极区。
在npn晶体管37中，集电极区由n+扩散层2b和n-外延层4a，以及在n-外延层4a内形成的n+扩散层8d构成。基极区由在n-外延层4a内形成的p+扩散层21和在n-外延层4a内与p+扩散层21邻接形成的p型扩散层6g，以及在该p型扩散层6g内形成的p+扩散层9g构成。发射极区由在p+扩散层21内与p+扩散层9g邻接形成的n+扩散层8e构成。
在pnp晶体管38中，发射极区由在n-外延层4a内形成的p+扩散层9f构成。基极区由n-外延层4a和n+扩散层2b形成。集电极区由p型扩散层6g和p+扩散层9g形成。
另外，在半导体衬底92的表面，形成包围图中p+扩散层9f横方向侧的p型扩散层6g和p+扩散层9g。
在n-外延层4b内，形成构成冲击电压保护电路的电阻元件39。电阻元件39由在n-外延层4b内形成的p+扩散层15和在该p+扩散层15内形成的p+扩散层9c、9d构成。
另外，在该结构中，npn晶体管37的基极区的最窄区域，是图中n+扩散层8e正下方的p+扩散层21的区域，其宽度为t3。pnp晶体管38的基极区的最窄区域，是图中p+扩散层9f横方向侧的n-外延层4a的区域，其宽度为s2。而且，其宽度t3小于宽度s2。另外，p+扩散层21是作为npn晶体管37的基极起作用的区域，n-外延层4a是作为pnp晶体管38的基极起作用的区域。作为npn晶体管37的基极起作用的区域即p+扩散层21和作为pnp晶体管38的基极起作用的区域即n-外延层4a，由相反的导电型区域构成。
另外，通过例如对n-外延层4b的表面进行数十nm深度的热氧化，并在该表面注入B以达到例如约1014个/cm3数量级的杂质浓度来形成p+扩散层15。另外，通过与形成n+扩散层8e的工序同样的工序，在n-外延层4a的表面形成n+扩散层8d。另外，通过与形成p+扩散层9g的工序同样的工序，在p+扩散层15的表面形成p+扩散层9c、9d，在n-外延层4a的表面形成p+扩散层9f，在p型扩散层6c的表面形成p+扩散层9h。另外，p+扩散层15和p+扩散层9c、9d，n+扩散层8d，p+扩散层9g，p+扩散层9f，p+扩散层9g和n+扩散层8e和p+扩散层21，以及p+扩散层9h，通过场氧化膜7各自被电分离。
另外，形成覆盖半导体衬底92表面的层间绝缘膜10。在层间绝缘膜10各自形成接触孔11e～11j。由此露出p+扩散层9c、p+扩散层9d、n+扩散层8d、p+扩散层9f、p+扩散层9g和n+扩散层8e、以及p+扩散层9h的表面。然后，经由各接触孔11e～11j，在层间绝缘膜10上形成与上述被露出的各区域电连接的、例如由掺杂多晶硅构成的布线12d～12g。由此，p+扩散层9d与n+扩散层8d电连接，p+扩散层9g和n+扩散层8e分别与p+扩散层9h电连接。另外，形成覆盖布线12d～12g的层间绝缘膜16。在层间绝缘膜16，各自形成接触孔17a、17b。而且，在接触孔17a、17b内，形成例如由掺杂多晶硅构成的布线18。由此，布线12d与布线12f电连接。
接着，就本实施例的冲击电压保护电路的动作进行说明。
参照图5，如果在信号输入端子34施加冲击电压，则npn晶体管37的发射极-集电极之间的电压上升，从而击穿npn晶体管37。如果npn晶体管37被击穿，在电阻元件39两端产生电位差，电流流过电阻元件39，pnp晶体管38基极的电位变成接地电位。由此pnp晶体管38被导通，在信号输入端子34输入的冲击电压就经由pnp晶体管38释放到接地电位35。从而，防止在装置部分36施加冲击电压。
在本实施例中，作为npn晶体管37的基极区的p+扩散层21和作为pnp晶体管38的基极区的n-外延层4a，由相反的导电型区域构成。因此，通过使npn晶体管37基极的宽度t3小于pnp晶体管38基极的宽度s2，实现npn晶体管37比pnp晶体管38更容易被穿通击穿的结构。另外，通过使作为npn晶体管37的基极起作用的p+扩散层21的杂质浓度高于作为pnp晶体管38的基极起作用的n-外延层的杂质浓度，实现npn晶体管37比pnp晶体管38更容易被雪崩击穿的结构。
因此，通过实现npn晶体管37确实比pnp晶体管38先被击穿(雪崩击穿或者穿通击穿)的构成，使冲击电压保护电路正常动作。
另外，在本实施例中，就具有p+扩散层21的宽度t3小于n-外延层4a的宽度s2的结构(1)和p+扩散层21的杂质浓度高于n-外延层4a的杂质浓度的结构(2)的场合进行了说明，但是，只要具有在上述两种结构(1)和(2)中的至少一种结构即可。
实施例4参照图8，在本实施例的半导体装置中，形成被p+扩散层3c和p型扩散层6c从n+扩散层2b和n-外延层4a电分离的n+扩散层2c和n-外延层4c。在n-外延层4c的表面形成n+扩散层8f，并使接触孔11q开口以便n+扩散层8f的表面被露出。在接触孔11q内形成布线12g，由此n+扩散层8f、p+扩散层9h、n+扩散层8e、以及p+扩散层9g电连接。
另外，除此以外的构成大致与图5～图7中所示的实施例3的构成相同，因此，用相同的符号表示相同的构成元件，并省略其说明。
在本实施例中，在与形成npn晶体管37和pnp晶体管38的n-外延层4a电分离的n-外延层4c上，npn晶体管37的发射极和基极与pnp晶体管38的集电极电连接。因此，电子从半导体衬底92的下部被注入时，被吸收到n-外延层4c区域，防止进入到电路中。因此，能够防止冲击电压保护电路的误动作。
实施例5参照图9，在本实施例的半导体装置中，pnp晶体管38的发射极区，是由在n-外延层4a的表面形成的p+扩散层22和在该p+扩散层22内形成的p+扩散层9f构成。因此，p+扩散层22包围p+扩散层9f，与作为pnp晶体管38的基极区的n-外延层4a构成pn结。另外，p+扩散层22通过与形成p+扩散层21的工序同样的工序形成。
另外，除此以外的构成大致与图5～图7中所示的实施例3的构成相同，因此，用相同的符号表示相同的构成元件，并省略其说明。
在本实施例中，p+扩散层22形成包围p+扩散层9f的结构。由此增加了pnp晶体管38的pn结面积，从而能够使更大量的电流流过。因此，能够使冲击电压保护电路适应于大的冲击电流。
实施例6参照图10和图11，在本实施例的半导体装置中，包围图中n-外延层4a内的形成npn晶体管37和pnp晶体管38的区域的侧部且在整个周围与n+扩散层2b接触形成n+扩散层13。因此，n+扩散层13和n+扩散层2b包围形成图中n-外延层4a内的npn晶体管37和pnp晶体管38的区域的侧部和下部。n+扩散层13和n+扩散层2b的杂质浓度高于n-外延层4a的杂质浓度。
另外，除此以外的构成大致与图5～图7中所示的实施例3的构成相同，因此，用相同的符号表示相同的构成元件，并省略其说明。
在本实施例中，由杂质浓度高于n-外延层4a的n+扩散层13和n+扩散层2b包围形成图中n-外延层4a内的npn晶体管37和pnp晶体管38的区域的侧部和下部。因此，在npn晶体管37的集电极区和pnp晶体管38的基极区施加了冲击电压时，冲击电流就很容易从n-外延层4a流入n+扩散层13和n+扩散层2b。从而，抑制了冲击电流从n-外延层4a流入p-区域1和p+扩散层3c以及p型扩散层6c。因此，防止了冲击电流的漏泄和冲击电压保护电路的误动作。
实施例7参照图12，在本实施例的半导体装置中，与实施例3不同之处在于，npn晶体管37的基极区和pnp晶体管38的集电极区共有同一个p型扩散层6g。因而，p+扩散层9g和n+扩散层8e形成在该p型扩散层6g内。
npn晶体管37的基极区，由p型扩散层6g和p+扩散层9g构成。在该结构中，npn晶体管37基极区的最窄区域是图中n+扩散层8e正下方的p型扩散层6g区域，其宽度为t3。宽度t3小于宽度s2。另外，p型扩散层6g是作为npn晶体管37的基极起作用的区域。
另外，除此以外的构成大致与图5～图7中所示的实施例3的构成相同，因此，用相同的符号表示相同的构成元件，并省略其说明。
在本实施例中，作为npn晶体管37的基极区的p型扩散层6g和作为pnp晶体管38的集电极区的p型扩散层6g，由同一个杂质扩散区域构成。即使是这样构成，通过使npn晶体管37的基极区的宽度t3小于pnp晶体管38的基极区的宽度s2，也能够使npn晶体管37比pnp晶体管38更容易被穿通击穿。从而，能够形成正常动作的冲击电压保护电路，同时由于减少了一个杂质扩散区域，因此，简化了半导体装置的制造工序。
实施例8参照图13和图14，与图5～图7中所示的实施例3的构成相比，本实施例的半导体装置62的不同之处在于电阻元件39的构成。
电阻元件39由n+扩散层19a构成，并在形成npn晶体管37和pnp晶体管38的n-外延层4a内形成。用来电分离构成该电阻元件39的n+扩散层19a的p型扩散层6i也在n-外延层4a内形成。因此，p型扩散层6i覆盖n+扩散层19a的周围。
如图13所示，从平面上看在半导体衬底92的表面，该n+扩散层19a和p型扩散层6i从npn晶体管37和pnp晶体管38的形成区域的一侧，绕着该形成区域延伸至另一侧。另外，在图7中的npn晶体管37和pnp晶体管38的形成区域的右侧形成的n+扩散层8d，在本实施例中，形成于图中npn晶体管37和pnp晶体管38的形成区域的左侧。
另外，在p型扩散层6i的表面，通过注入As(砷)以达到例如约1014～1015个/cm3的浓度来形成n+扩散层19a。n+扩散层19a、p+扩散层9g、p+扩散层9f、p+扩散层9g和n+扩散层8e和p+扩散层21、n+扩散层8d、以及p+扩散层9h，通过场氧化膜7各自被电分离。
另外，在本实施例的半导体衬底92内的构成中，大致与图5～7中所示的实施例3的半导体衬底92内的构成相同，因此，用相同的符号表示相同的构成元件，并省略其说明。
另外，形成覆盖半导体衬底92表面的层间绝缘膜10。在层间绝缘膜10，各自形成接触孔11k、11m、11n、11p、11y、11z。由此露出n+扩散层19a、p+扩散层9f、p+扩散层9g和n+扩散层8e、n+扩散层8d、以及p+扩散层9h的表面。然后，在接触孔11k、11m、11n、11p、11y、11z内，形成例如由掺杂多晶硅构成的布线12h～12k。由此，n+扩散层19a与p+扩散层9f电连接，p+扩散层9g与n+扩散层8e电连接，以及n+扩散层8d与n+扩散层19a电连接。另外，形成覆盖布线12h～12k的层间绝缘膜16。在层间绝缘膜16，各自形成图中未示的接触孔，以露出布线12i和布线12k表面。然后，在接触孔内，形成例如由掺杂多晶硅构成的布线18(图13)。由此布线12i与布线12k电连接。
在本实施例中，构成电阻元件39的n+扩散层19a，在形成npn晶体管37和pnp晶体管38的n-外延层4内形成，而且，n+扩散层19a的周围各自被p型扩散层6i覆盖。因此，p型扩散层6i抑制流过构成电阻元件39的n+扩散层19a的电流漏泄到n-外延层4内。因此，无需与npn晶体管37和pnp晶体管38电分离地形成电阻元件39。因此，减小了元件面积。
实施例9参照图15和图16，在本实施例的半导体装置中，电阻元件39由导电层20形成。导电层20在半导体衬底92的表面上形成，例如在场氧化膜7上形成。导电层20例如由掺杂多晶硅构成。另外，在本实施例中，没有形成p型扩散层6i和n+扩散层19a。
另外，除此以外的构成大致与图13、图14中所示的实施例8的构成相同，因此，用相同的符号表示相同的构成元件，并省略其说明。
在本实施例中，由于电阻元件39完全与npn晶体管37和pnp晶体管38电分离，因此，即使在电阻元件39施加冲击电压的场合，形成npn晶体管37和pnp晶体管38的区域也不受影响。因此，减小了元件面积的同时，完全防止了冲击电压保护电路的误动作。
实施例10参照图17，冲击电压保护电路53设有，pnp晶体管40和pnp晶体管38以及电阻元件39。pnp晶体管38的发射极和电阻元件39的一端，与信号输入端子34和装置部分36电连接。pnp晶体管40的基极和pnp晶体管38的基极相互电连接。pnp晶体管40的发射极与pnp晶体管40的基极和pnp晶体管38的基极都电连接。电阻元件39的另一端与pnp晶体管40的发射极和pnp晶体管40的基极以及pnp晶体管38的基极电连接。pnp晶体管40的集电极与pnp晶体管38的集电极和接地电位35电连接。
接着，就设有实施例10的冲击电压保护电路的半导体装置结构进行说明。
参照图18，在半导体装置63中，在例如由单晶硅构成的半导体衬底93的下部，形成p-区域1。在p-区域1上，通过注入扩散形成n+扩散层2。在该n+扩散层2上形成n-外延层4。在p-区域1上，形成包围该n-外延层4的p+扩散层3f和p型扩散层6p。
在该n+扩散层2和n-外延层4内，形成构成冲击电压保护电路的pnp晶体管40和pnp晶体管38。pnp晶体管40和pnp晶体管38各自设有发射极区和基极区以及集电极区。
在pnp晶体管40中，发射极区由在n-外延层4内形成的p+扩散层21b和在该p+扩散层21b内形成的p+扩散层9m构成。基极区由n-外延层4和在n-外延层4内形成的n+扩散层8以及n+扩散层2构成。集电极区由在n-外延层4内形成的p+扩散层21a和在n-外延层4内与p+扩散层21a邻接形成的p型扩散层6n，以及在p型扩散层6n内形成的p+扩散层9n构成。
在pnp晶体管38中，发射极区由在n-外延层4内形成的p+扩散层9k构成。基极区由n-外延层4和n+扩散层2构成。集电极区由p型扩散层6n和p+扩散层9n构成。
另外，虽然在图中未示，但在半导体衬底93表面，形成包围图中p+扩散层9k的横方向侧的p型扩散层6n和p+扩散层9n。
在n-外延层4内，形成用来分离电阻元件的p型扩散层6y，电阻元件39由在p型扩散层6y内形成的n+扩散层19c构成。虽然在图中未示，但从平面上看在半导体衬底93表面，该n+扩散层19c和p型扩散层6y从pnp晶体管40和pnp晶体管38的形成区域的一侧，绕着该形成区域延伸至另一侧。
另外，在该结构中，pnp晶体管40的基极区的最窄区域，是图中p+扩散层21a横方向侧的n-外延层4区域，其宽度为s3。pnp晶体管38的基极区的最窄区域，是图中p+扩散层9k横方向侧的n-外延层4区域，其宽度为s4。而且，其宽度s3小于宽度s4。另外，n-外延层4是作为pnp晶体管40的基极起作用的区域，n-外延层4是作为pnp晶体管41的基极起作用的区域。作为pnp晶体管40的基极起作用的区域即n-外延层4和作为pnp晶体管38的基极起作用的区域即n-外延层4由同一个杂质扩散区域构成。
另外，通过与形成p+扩散层9n的工序同样的工序，在n-外延层4的表面形成p+扩散层9k，在p+扩散层21b的表面形成p+扩散层9m，在p型扩散层6p的表面形成p+扩散层9h。n+扩散层19c、p+扩散层9n、p+扩散层9k、p+扩散层9n和p型扩散层6n和p+扩散层21a、p+扩散层9m、n+扩散层8、n+扩散层19c、以及p+扩散层9h，通过在半导体衬底93的主表面形成的场氧化膜7各自被电分离。因此，在半导体衬底93的主表面，形成作为pnp晶体管40的发射极区和集电极区的p+扩散层21a和p+扩散层21b，其之间夹着场氧化膜7。
另外，形成覆盖半导体衬底93表面的层间绝缘膜10。在层间绝缘膜10，各自形成接触孔11r～11x。由此露出n+扩散层19c、p+扩散层9k、p+扩散层9n、p+扩散层9m、n+扩散层8、以及p+扩散层9h的表面。然后，经由各接触孔11r～11x，在层间绝缘膜10上形成与上述被露出的各区域电连接的、例如由掺杂多晶硅构成的布线12m、12n、12y、12z。由此，n+扩散层19c与p+扩散层9k电连接，各p+扩散层9m和n+扩散层8以及n+扩散层19c电连接。另外，形成覆盖布线12m、12n、12y、12z的层间绝缘膜16。在层间绝缘膜16各自形成接触孔17e、17f。然后，在接触孔17e、17f内，形成例如由掺杂多晶硅构成的布线18。由此布线12m与布线12z电连接。
接着，就本实施例的冲击电压保护电路的动作进行说明。
参照图17，如果在信号输入端子34施加冲击电压，pnp晶体管40的发射极-集电极之间的电压上升，从而击穿pnp晶体管40。如果pnp晶体管40被击穿，在电阻元件39两端产生电位差，电流流过电阻元件39，pnp晶体管38基极的电位变成接地电位。由此pnp晶体管38被导通，在信号输入端子34输入的冲击电压就经由pnp晶体管38释放到接地电位35。从而，防止在装置部分36施加冲击电压。
在本实施例中，半导体装置63设有图17中的电路。由此，通过使pnp晶体管40击穿来导通pnp晶体管38，并能够使在信号输入端子34施加的冲击电压释放到接地电位35。因此，通过使pnp晶体管40比pnp晶体管38更容易被击穿，能够使冲击电压保护电路正常动作。
在本实施例中，pnp晶体管40基极区的宽度s3，可由场氧化膜7自由控制。因此，通过使宽度s3小于宽度s4，能够很容易作成pnp晶体管40比pnp晶体管38更容易被穿通击穿的结构。
实施例11参照图19，在本实施例的半导体装置中，在形成于半导体衬底93主表面的n-外延层4内形成n型扩散层5。n型扩散层5的杂质浓度高于n-外延层4的杂质浓度。另外，形成n型扩散层5，使之包围p+扩散层21b，而且在n-外延层4内的主表面，n型扩散层5和p型扩散层6n相互邻接。另外，没有形成p+扩散层21a。
在pnp晶体管40中，基极区由在n-外延层4内形成的n型扩散层5构成。集电极区由在n-外延层4内形成的p型扩散层6n和在p型扩散层6n内形成的p+扩散层9n形成。在该结构中，pnp晶体管40的基极区的最窄区域，是图中p型扩散层6n横方向侧的n型扩散层5区域，其宽度为s3。该宽度s3小于宽度s4。另外，n型扩散层5是作为pnp晶体管40的基极起作用的区域。通过在n-外延层4的表面注入B以达到例如约1012个/cm3数量级的杂质浓度来形成n型扩散层5。
另外，除此以外的构成大致与图17中所示的实施例10的构成相同，因此，用相同的符号表示相同的构成元件，并省略其说明。
在本实施例中，pnp晶体管40基极区的宽度s3，可由场氧化膜7自由控制。因此，通过使宽度s3小于宽度s4，能够很容易作成pnp晶体管40比pnp晶体管38更容易被穿通击穿的结构。
另外，在本实施例中，作为pnp晶体管40的基极起作用的n型扩散层5的杂质浓度高于作为pnp晶体管38的基极起作用的n-外延层4的杂质浓度。因此，pnp晶体管40具有比pnp晶体管38更容易被雪崩击穿的结构。
实施例12参照图20，在本实施例的半导体装置中，没有形成p+扩散层21a。因此，在pnp晶体管40中，集电极区由在n-外延层4内形成的p型扩散层6n和在p型扩散层6n内形成的p+扩散层9n形成。另外，在半导体衬底93的主表面，形成作为pnp晶体管40的发射极区和集电极区的p+扩散层21b和p型扩散层6n，其之间夹着场氧化膜7。
另外，除此以外的构成大致与图17中所示的实施例10的构成相同，因此，用相同的符号表示相同的构成元件，并省略其说明。
在本实施例中，没有形成p+扩散层21a。但是，pnp晶体管40基极区的宽度s3，可由场氧化膜7自由控制。因此，通过使宽度s3小于宽度s4，能够很容易作成pnp晶体管40比pnp晶体管38更容易被穿通击穿的结构。从而，能够形成正常动作的冲击电压保护电路，同时由于减少了杂质扩散区域的数量，因此，简化了半导体装置的制造工序。
实施例13参照图21，冲击电压保护电路54设有pnp晶体管41和npn晶体管42。pnp晶体管41的基极和npn晶体管42的集电极与信号输入端子34和装置部分36电连接。pnp晶体管41的基极与pnp晶体管41的发射极和npn晶体管42的集电极电连接。pnp晶体管41的集电极与npn晶体管42的基极电连接。npn晶体管42的发射极与接地电位35电连接。
接着，就设有实施例13的冲击电压保护电路的半导体装置结构进行说明。
参照图22和图23，在半导体装置64中，在例如由单晶硅构成的半导体衬底94的下部，形成p-区域1。在p-区域1上，通过注入扩散形成n+扩散层2。在该n+扩散层2上形成n-外延层4。在p-区域1上，形成包围该n-外延层4的p+扩散层3i和p型扩散层6r。
在该n+扩散层2和n-外延层4内，形成构成冲击电压保护电路的pnp晶体管41和npn晶体管42。pnp晶体管41和npn晶体管42各自设有发射极区和基极区以及集电极区。
在pnp晶体管41中，发射极区由在n-外延层4内形成的p+扩散层21c和在该p+扩散层21c内形成的p+扩散层9r构成。基极区由n-外延层4和n+扩散层2构成。集电极区由在n-外延层4内形成的p+扩散层21d和在n-外延层4内形成的p型扩散层6t构成。
在npn晶体管42中，集电极区由在n-外延层4内形成的n+扩散层8h和n-外延层4以及n+扩散层2形成。基极区由p型扩散层6t构成。发射极区由在p型扩散层6t内形成的n+扩散层8g构成。
因此，作为pnp晶体管41的集电极区的p+扩散层21d和作为npn晶体管42的基极区的p型扩散层6t形成相同的导电型，而且互相电连接。另外，作为pnp晶体管41的发射极区和基极区的p+扩散层21c和n-外延层4之间的结，与场氧化膜7的一端接触，而且，作为其集电极区和基极区的p+扩散层21d和n-外延层4的pn结与场氧化膜7的另一端接触。
另外，在该结构中，pnp晶体管41基极区的最窄区域，是图中p+扩散层21d横方向侧的n-外延层4区域，其宽度为s5。npn晶体管42的基极区的最窄区域，是图中n+扩散层8g正下方的p型扩散层6t区域，其宽度为t4。而且，其宽度s5小于宽度t4。另外，n-外延层4是作为pnp晶体管41的基极起作用的区域，p型扩散层6t是作为npn晶体管42的基极起作用的区域。
另外，通过与形成p+扩散层9r的工序同样的工序，在p型扩散层6r的表面形成p+扩散层9z。另外，通过与形成n+扩散层8g的工序同样的工序，在n-外延层4的表面形成n+扩散层8h。p+扩散层9z、n+扩散层8g、p型扩散层6t和p+扩散层21d、p+扩散层9r、以及n+扩散层8h，通过在半导体衬底94的主表面形成的场氧化膜7各自被电分离。
另外，形成覆盖半导体衬底94表面的层间绝缘膜10。在层间绝缘膜10，各自形成接触孔25a～25d。由此露出p+扩散层9z、n+扩散层8g、p+扩散层9r以及n+扩散层8h的表面。然后，各自经由接触孔25a～25d，在层间绝缘膜10上形成与上述被露出的各区域电连接的、例如由掺杂多晶硅构成的布线12p、12q。由此，p+扩散层9z与n+扩散层8g电连接，p+扩散层9r与n+扩散层8h电连接。
接着，就本实施例的冲击电压保护电路的动作进行说明。
参照图21，如果在信号输入端子34施加冲击电压，pnp晶体管41的发射极-集电极之间的电压上升，从而击穿pnp晶体管41。如果pnp晶体管41被击穿，电流流入npn晶体管42的基极，npn晶体管42被导通。如果npn晶体管42被导通，在信号输入端子34输入的冲击电压就经由npn晶体管42释放到接地电位35。从而，防止在装置部分36施加冲击电压。
在本实施例中，pnp晶体管41基极区的宽度s5，可由场氧化膜7自由控制。因此，通过使宽度s5小于宽度t4，能够很容易作成pnp晶体管41比npn晶体管42更容易被穿通击穿的结构。
实施例14参照图24，在本实施例的半导体装置中，在形成于半导体衬底94主表面的n-外延层4内形成n型扩散层5。n型扩散层5的杂质浓度高于n-外延层4的杂质浓度。另外，形成n型扩散层5，使之包围p+扩散层21b，而且在n-外延层4内的主表面，n型扩散层5和p型扩散层6t相互邻接。另外，没有形成p+扩散层21d。
在pnp晶体管41中，基极区由在n-外延层4内形成的n型扩散层5构成。集电极区由在n-外延层4内形成的p型扩散层6t形成。在该结构中，pnp晶体管41的基极区的最窄区域，是图中p型扩散层6t横方向侧的n型扩散层5区域，其宽度为s5。该宽度s5小于宽度t4。另外，n型扩散层5是作为pnp晶体管41的基极起作用的区域。作为pnp晶体管41的集电极区的p型扩散层6t和作为npn晶体管42的基极区的p型扩散层6t形成相同的导电型，而且互相共用。
另外，除此以外的构成大致与图21～图23中所示的实施例13的构成相同，因此，用相同的符号表示相同的构成元件，并省略其说明。
在本实施例中，作为pnp晶体管41的基极区的n型扩散层5和作为npn晶体管42的基极区的p型扩散层6t，由相反的导电型区域构成。因此，通过使pnp晶体管41基极的宽度s5小于npn晶体管42基极的宽度t4，实现pnp晶体管41比npn晶体管42更容易被穿通击穿的结构。另外，通过使作为pnp晶体管41的基极起作用的n型扩散层5的杂质浓度高于作为npn晶体管42的基极起作用的p型扩散层6t的杂质浓度，实现pnp晶体管41比npn晶体管42更容易被雪崩击穿的结构。
另外，在本实施例中，就设有图1、图5、图17中电路的半导体装置的场合进行了说明，但本发明不仅仅局限于这些场合，只要设有与信号输入端子电连接且包括第一晶体管和第二晶体管的冲击电压保护电路的半导体装置即可。另外，对于杂质扩散区域的形成方法，除了本实施例中的形成条件之外，也可以是其它的形成条件。
以上就本发明进行了详细的说明，但这只是为了例示而已，不应该由此来限定本发明，而本发明的精神和范围应当只由另附的权利要求书来限定。
权利要求
1.一种设有与信号输入端子电连接且包括第一晶体管和第二晶体管的冲击电压保护电路的半导体装置，其特征在于所述第一晶体管的基极最窄区域的宽度与所述第二晶体管的基极最窄区域的宽度不同，通过这种结构，使所述第一晶体管比所述第二晶体管更容易被击穿。
2.如权利要求1所述的半导体装置，其特征在于作为所述第一晶体管的所述基极起作用的区域的杂质浓度与作为所述第二晶体管的所述基极起作用的区域的杂质浓度不同，通过这种结构，使所述第一晶体管比所述第二晶体管更容易被击穿。
3.如权利要求1所述的半导体装置，其特征在于所述第一晶体管的所述基极的最窄区域比所述第二晶体管的所述基极的最窄区域窄。
4.如权利要求1所述的半导体装置，其特征在于，在所述冲击电压保护电路中所述第一晶体管的集电极和所述第二晶体管的集电极与所述信号输入端子电连接；所述第一晶体管的所述基极和所述第二晶体管的所述基极形成相同的导电型并互相电连接；所述第一晶体管的发射极与所述第一晶体管的所述基极和所述第二晶体管的所述基极电连接。
5.如权利要求1所述的半导体装置，其特征在于所述冲击电压保护电路还包括电阻元件；所述第二晶体管的发射极和所述电阻元件的一端与所述信号输入端子电连接；所述第一晶体管的所述基极和所述第二晶体管的集电极形成相同的导电型并互相电连接；所述第一晶体管的发射极与所述第一晶体管的所述基极和所述第二晶体管的所述集电极电连接；所述第一晶体管的集电极与所述第二晶体管的所述基极和所述电阻元件的另一端电连接。
6.如权利要求1所述的半导体装置，其特征在于所述冲击电压保护电路还包括电阻元件；所述第二晶体管的发射极和所述电阻元件的一端与所述信号输入端子电连接；所述第一晶体管的所述基极和所述第二的晶体管的所述基极形成相同的导电型并互相电连接；所述第一晶体管的发射极与所述第一晶体管的所述基极和所述第二晶体管的所述基极以及所述电阻元件的另一端电连接；所述第一晶体管的集电极与所述第二晶体管的集电极电连接。
7.一种设有与信号输入端子电连接且包括第一晶体管和第二晶体管的冲击电压保护电路的半导体装置，其特征在于作为所述第一晶体管的基极起作用的区域的杂质浓度与作为所述第二晶体管的基极起作用的区域的杂质浓度不同，通过这种结构，使所述第一晶体管比所述第二晶体管更容易被击穿。
8.如权利要求7所述的半导体装置，其特征在于作为所述第一晶体管的所述基极起作用的区域的杂质浓度，高于作为所述第二晶体管的所述基极起作用的区域的杂质浓度。
9.一种设有与信号输入端子电连接且包括第一晶体管和第二晶体管的冲击电压保护电路的半导体装置，其特征在于包括，设有主表面的半导体衬底，及在所述半导体衬底的主表面形成的场氧化膜；所述第一晶体管的发射极和所述第二晶体管的集电极，与所述信号输入端子电连接；所述第一晶体管的集电极和所述第二晶体管的基极形成相同的导电型并互相电连接；所述第一晶体管的基极，与所述第一晶体管的所述发射极和所述第二晶体管的所述集电极电连接；所述第一晶体管的所述发射极和所述基极的pn结与所述场氧化膜的一端接触，而且，所述集电极和所述基极的pn结与所述场氧化膜的另一端接触。
10.一种设有与信号输入端子电连接且包括第一晶体管和第二晶体管的冲击电压保护电路的半导体装置，其特征在于包括在主表面设有第一导电型外延层的半导体衬底；所述第一晶体管的发射极和所述第二晶体管的集电极，与所述信号输入端子电连接；所述第一晶体管的集电极和所述第二晶体管的基极形成相同的导电型，且由互相共用的第二导电型的第一扩散区域构成；所述第一晶体管的基极，与所述第一晶体管的所述发射极和所述第二晶体管的所述集电极电连接；所述第一晶体管的基极，设有包围所述第一晶体管发射极并具有比所述外延层更高杂质浓度的第一导电型的第二扩散区域；在所述外延层内的主表面，所述第一扩散区域和所述第二扩散区域相互邻接。
全文摘要
本发明的设有冲击电压保护电路的半导体装置，是一种设有与信号输入端子34电连接且包括npn晶体管32和npn晶体管33的冲击电压保护电路51的半导体装置，在该半导体装置中，npn晶体管32的基极的最窄区域的宽度与npn晶体管33的基极的最窄区域的宽度不同，通过这种结构，使npn晶体管32比npn晶体管33更容易被击穿。
文档编号H01L21/02GK1508928SQ20031010360
公开日2004年6月30日 申请日期2003年10月30日 优先权日2002年12月19日
发明者山本文寿, 村井保文, 古谷启一, 一, 文 申请人:株式会社瑞萨科技, 协荣产业株式会社