专利名称：具有表面横向3d－resurf层的新型功率器件的制作方法
技术领域：
该发明属于半导体功率器件技术领域。
背景技术：
现代集成电路日益广泛的应用对功率器件的性能提出了更高要求，对于用Si材料制成的半导体高压功率器件，在提高耐压要求的同时将产生一个较大的导通损耗，若要降低这个较大的导通电阻则需增大器件的尺寸，从而使制造成本增加。图1是制作在体硅上的常规LDMOS结构示意图。其中，1是p(或n)衬底，2是n-(或p-)外延层，6是n+(或p+)漏区，7是n+(或p+)源区，8是p(或n)阱，9是漏极，10是源极，11是栅极，22是漂移区。该器件中用于承担耐压的漂移区22需要用低浓度掺杂，但另一方面，要降低器件正向导通时的导通电阻，又要求作为电流通道的漂移区22具有高掺杂浓度，这就形成了击穿电压BV与导通电阻Ron之间的矛盾。以常见普通结构的金属氧化物场效应晶体管(MOS)器件为例，其简化的击穿电压BV与导通电阻Ron之间的关系式如下Ron=LDqμnND=5.39×10-9(BV)2.5]]>(对于N沟道MOS)Ron=LDqμpND=1.63×10-8(BV)2.5]]>(对于P沟道MOS)其中，LD是漂移区长度，ND为漂移区浓度，μn和μp分别为电子和空穴的迁移率，q为电子电量。由此可见，器件的导通电阻与漂移区长度成正比，与其浓度成反比。长度越短，浓度越高，则导通电阻越小。但为了保证一定的耐压，漂移区22的长度不能做得太短；其浓度也不能做得太高，否则会在栅区下P(n)阱8的PN结附近发生击穿，使耐压降低。这样就造成高压功率器件在开启时存在一个较大的导通损耗，使其应用受到一定的限制。
为了改善器件的导通电阻，研究者们提出了各种措施。文献(1)MasakatsuHoshi，Yoshio Shimoida，etc，“Low On-resistance LDMOSFETs with DSS PatternLayout”(具有DSS图形版图的低导通电阻横向双扩散金属氧化物场效应晶体管)，Proceedings of 1995 International Symposium on Power Semiconductor Device& ICs，Yokohama，pp63～67，采用了一种特殊的版图设计，如图2，它在漏窗口9周围遍布源窗口10，漏窗口9和源窗口10又被栅区11包围。该结构通过增大源单元面积，降低导通电阻，但是当器件面积变大时，接触金属电阻将不再被忽略，其导通电阻能比普通结构小30％。但以上方案一般应用于几十伏的低压范围，对于横向高压功率器件，由于受到击穿电压的限制，导通电阻仍然不能得到充分的改善。
文献(2)，陈星弼，中国专利，91101845.X，91.3.19，在纵向器件中采用了一种新型结构的耐压区——复合缓冲层20，来代替常规纵向器件中作为耐压层的外延层。如图3示，它是在n+(或p+)衬底1上制作n区4和p区5相间排列的复合缓冲层20来代替常规器件中的外延层，然后扩散形成p区(或n区)6，再掩蔽扩散或离子注入n+(或p+)7，接着进行开垂直槽，和制作栅氧16，最后作漏电极9，源电极10，栅电极11。该结构有效缓解了导通电阻与器件耐压之间的矛盾，但是由于其用复合缓冲层来取代整个外延层，相间排列的n区4和p区5必须做的窄而深，而且必须通过中子膻变等非常规工艺制作，从而造成了其与超大规模集成电路(VLSI)工艺的不兼容，限制了其应用。
文献(3)Nassif-Khalil，S.G.；Salama，C.A.T.，“Super junction LDMOST insilicon-on-sapphire technology(SJ-LDMOST)，Power Semiconductor Devices andICs”，(兰宝石上超结双扩散金属氧化物场效应晶体管，功率半导体器件和集成电路)2002.Proceedings of the 14th International Symposium on，4-7 June，2002在SOS材料上制作Super-Junction(超结)LDMOS。如图4，1是p(或n)衬底，12是兰宝石材料，21是Super-Junction层，4是n+(或p+)半导体区，5是p+(或n+)半导体区，6是n+(或p+)漏区，7是n+(或p+)源区，8是p(或n)阱，9是漏极，10是源极，11是栅极。该结构靠SJ结构21的重掺杂的半导体区4和重掺杂的半导体区5代替原有漂移区，让其在击穿前完全耗尽即可得到一个较高的耐压，且在正向导通时可降低导通电阻的大小。但这种结构把SJ漂移区做在绝缘体上，限制了击穿电压的提高，器件散热性能差，而且成本太高。
发明内容
本发明的目的在于提供一种具有表面横向3D-RESURF(三维降低表面电场3-Dimensions Reduced Surface Field)层的新型功率器件，与普通横向功率器件相比，具有在相同的击穿电压情况下，使正向导通电阻降低50％以上，降低导通电阻对表面电荷的敏感性，和兼容VLSI工艺的特点。
本发明提供了一种具有表面横向3D-RESURF层的新型功率器件，它包括衬底1和外延层2，外延层2下表面与衬底1相连；其特征是它还包括表面横向3D-RESURF层结构，所述的表面横向3D-RESURF层结构是由导电类型相反的半导体区域4和半导体区域5相间排列而成，半导体区域4和半导体区域5的交接面与所述功率器件工作时的表面电压降方向平行。它位于作为外延层2中的漂移区的上表面(如图5所示)，所述的半导体区域4和半导体区域5的掺杂浓度高于外延层2的掺杂浓度。
需要说明的是(1)上述的表面横向3D-RESURF层结构可以直接做在衬底1上，而不采用传统的轻掺杂外延层2(如图6所示)；(2)上面所述的导电类型相反的半导体区域4和半导体区域5的浓度、宽度、长度和深度可以相同也可以不同，其排列方式可以是完全对称排列，也可以是不完全对称排列，但两个区域电荷总量相对差别不超过50％；其形状可以是矩形的，也可以是梯形、锯齿形等非规则图形(如图7～11所示)；(3)本发明的具有表面横向3D-RESURF层的新型功率器件可以采用体硅、SOI、碳化硅、砷化镓、磷化铟或锗硅等半导体材料制作；本发明的工作原理本发明提供的一种具有表面横向3D-RESURF层的新型功率器件，可以克服通常横向器件导通电阻高的缺点，获得较低的导通损耗。这里以n型LDMOS为例(如图5)，说明本发明的工作原理。
在正向导通时，3D-RESURF层3为电流提供一个低电阻通道，有效降低导通电阻，达到低导通损耗的目的。假设电子不流经3D-RESURF层3的半导体区5，且忽略半导体区4正向导通时的耗尽层宽度，可得出如下导通电阻Ron的计算公式Ron＝Rcontact+Rsource+Rchannel+Rdrain+R3D-resurfRdrift/(R3D-resurf+Rdrift)。其中Rcontact是接触电阻，Rsource是源电阻，Rchannel是沟道电阻，Rdrift＝ρd·Ldrift是漂移区电阻，Rdrain是漏区电阻，R3D-resurf=LdriftN3D-resurfqμnS]]>是3D-RESURF层区的电阻，ρd是外延层电阻率，Ldrift是漂移区长度，N3D-resurf是3D-RESURF层3中的半导体区4的杂质浓度，S是电流通过的横截面积，Ec是硅击穿电场。由于3D-RESURF层3结构的掺杂浓度远高于外延层2，因此其单位面积电阻更小。由图5可知，两个电阻处于并联，因此，电流主要流经表面3D-RESURF层3，当器件要求半导体区4作为导电区时，半导体区5此时不起作用，反之，当器件要求半导体区5作为导电区时，半导体区4不起作用。在承受反向耐压时，此时极薄的3D-RESURF层3中导电类型不同的半导体区域4和半导体区域5已经达到相互耗尽的状态，两区中电离杂质产生的电场相互削弱，对整个器件的耐压影响极小。可见，本发明提供的结构在引入高浓度的3D-RESURF层3后，可以大幅度降低导通电阻，使器件的导通损耗减小，而不影响器件的耐压效果。根据本发明提供的结构，可以使正向导通时的器件导通电阻比常规LDMOS的降低50％以上。
本发明的结构除了大幅度降低导通电阻外，也在一定程度上改善了其对表面电荷的敏感性。常规高压器件由于没有3D-RESURF层3，而为保证高耐压，外延层2的浓度不能太高，使得正向导通时表面积累层电阻受表面电荷影响较大，不利于对导通电阻的优化设计。而本发明的结构，由于外延层2表面覆盖了一层高浓度的3D-RESURF层3，对表面电荷有一定的屏蔽作用，从而使导通电阻的优化过程得到简化。
本发明的另一个优点是克服了传统的3D-RESURF层结构和超大规模集成电路工艺不兼容的弊端。传统的3D-RESURF层结构，要求结深深，条宽小，故很难通过常规的离子注入和推结的方法得到，而本发明的3D-RESURF层3中的半导体区域4和半导体区域5位于器件表面，并且结深很浅，很容易通过离子注入、推结等VLSI工艺中的常规手段来实现，因此实现了工艺的兼容性，使其能够在SPIC中得到较好的运用。
综上所述，本发明提供的一种具有表面横向3D-RESURF层的新型功率器件，通过在功率器件表面引入高掺杂的3D-RESURF层，以提供一个低电阻通道来降低器件的导通损耗，与普通的功率器件相比，可以达到同等耐压下导通电阻降低50％以上的目的，同时，它具有导通电阻对表面电荷不敏感和与VLSI工艺兼容的特点。因此，采用本发明可以制作各种性能优良的高压、高速、低导通损耗横向功率器件。
图1是常规LDMOS结构示意图其中，1是p(或n)衬底，2是n-(或p-)外延层，6是n+(或p+)漏区，7是n+(或p+)源区，8是p(或n)阱，9是漏极，10是源极，11是栅极，22是漂移区。
图2是具有DSS图形版图的低导通电阻横向双扩散金属氧化物场效应晶体管的单元结构俯视图其中，9是漏窗口，10是源窗口，11是栅区。
图3是现有的具有复合缓冲耐压层结构的RMOS示意图其中，1是n+(或p+)衬底，20是复合缓冲层，4是n区(或p区)，5是p区(或n区)，6是p区(或n区)，7是n+(或p+)区，16是栅氧，9是漏电极，10是源电极，11是栅电极。
图4是现有的SOS上的Super-Junction LDMOS结构示意图其中，1是p(或n)衬底，12是兰宝石，3是Super-Junction层，4是n+(或p+)半导体区，5是p+(或n+)半导体区，6是n+(或p+)漏区，7是n+(或p+)源区，8是p(或n)阱，9是漏极，10是源极，11是栅极。
图5是本发明提供的做在体硅上的具有表面横向3D-RESURF层的LDMOS器件结构示意图其中，1是p(或n)衬底，2是n-(或p-)外延层，3是表面3D-RESUEF层，6是n+(或p+)漏区，7是n+(或p+)源区，8是p(或n)阱，9是漏极，10是源极，11是栅极，4是n+(或p+)半导体区、5是p+(或n+)半导体区，此时，两区的结深、宽度、浓度、长度均相同。
图6是本发明提供的采用扩散阱作为漂移区的表面横向3D-RESUEF LDMOS器件结构示意图其中，1是p(或n)衬底，18是n-(或p-)阱，3是表面3D-RESUEF层，6是n+(或p+)漏区，7是n+(或p+)源区，8是p(或n)阱，9是漏极，10是源极，11是栅极，4是n+(或p+)半导体区、5是p+(或n+)半导体区，此时，两区的结深、宽度、浓度、长度均相同。
图7是本发明半导体区4、5结深不同、宽度不同、浓度不同、长度相同的情形图7a是结构示意图，图7b是沿A-A’的剖面图其中，1是p(或n)衬底，2是n-(或p-)外延层，3是表面3D-RESUEF层，6是n+(或p+)漏区，7是n+(或p+)源区，8是p(或n)阱，9是漏极，10是源极，11是栅极；4是n+(或p+)半导体区、5是p+(或n+)半导体区，此时，两区的结深不同、宽度不同、浓度不同。
图8是本发明半导体区4、5结深相同、宽度不同、浓度不同、长度相同的情形图8a是结构示意图，图8b是沿A-A’的剖面图其中，1是p(或n)衬底，2是n-(或p-)外延层，3是表面3D-RESUEF层，6是n+(或p+)漏区，7是n+(或p+)源区，8是p(或n)阱，9是漏极，10是源极，11是栅极，4是n+(或p+)半导体区，5是p+(或n+)半导体区，此时，两区的结深相同、宽度不同、浓度不同。
图9是本发明半导体区4、5结深相同、宽度不同、浓度不同、长度不同的情形图9a是结构示意图，图9b是沿A-A’的剖面图其中，1是p(或n)衬底，2是n-(或p-)外延层，3是表面3D-RESUEF层，，6是n+(或p+)漏区，7是n+(或p+)源区，8是p(或n)阱，9是漏极，10是源极，11是栅极；4是n+(或p+)半导体区，5是p+(或n+)半导体，此时两区结深相同、长度不同、宽度不同、浓度不同。
图10是本发明半导体区4、5为梯形的情形其中，1是p(或n)衬底，2是n-(或p-)外延层，3是表面3D-RESUEF层，4是n+(或p+)半导体区，5是p+(或n+)半导体区，6是n+(或p+)漏区，7是n+(或p+)源区，8是p(或n)阱，9是漏极，10是源极，11是栅极。
图11是本发明半导体区4、5为锯齿形的情形其中，1是p(或n)衬底，2是n-(或p-)外延层，3是表面3D-RESUEF层，4是n+(或p+)半导体区，5是p+(或n+)半导体区，6是n+(或p+)漏区，7是n+(或p+)源区，8是p(或n)阱，9是漏极，10是源极，11是栅极。
具体实施例方式
采用本发明的表面3D-RESURF层结构，可以得到性能优良的高压、低导通电阻功率器件。可以应用于横向双扩散场效应晶体管、横向绝缘栅双极型功率晶体管(LIGBT)、静电诱导晶体管(SIT)、横向晶闸管、PN二极管等常见功率器件。随着半导体器件技术的发展，采用本发明还可以制作更多的高压、低导通电阻功率器件。
具有表面横向3D-ESURF新型LDMOS功率器件，如图5所示，包括p(或n)衬底1，n-(或p-)外延层2，n+(或p+)漏区6，n+(或p+)源区7，p(或n)阱8，漏极9，源极10，栅极11。其特征是它还包括表面3D-RESUEF层3，表面3D-RESUEF层3是由n+(或p+)半导体区4和p+(或n+)半导体区5相间排列而成。
在实施过程中，可以根据具体情况，在基本结构不变的情况下，可以进行一定的变通设计，例如图6是直接在单晶衬底上采用扩散阱18来代替上述外延层2，然后在扩散阱18上制作3D-RESURF层3，这样可以降低生产成本，且与工艺线上要求相匹配，易于实现。
图7中的3D-RESURF层3，将参与导电的半导体区4(或5)条做的浅而宽，将不参与导电的半导体区5(或4)做的窄而深，保证两区的电荷总数相同，这样可以进一步降低导通电阻。
图8中的3D-RESURF层3，半导体区4和5的结深相同，但是参与导电的半导体区4(或5)的宽度较宽而浓度较低，不参与导电的半导体区5(或4)的宽度较窄而浓度较高，这样可以保证正向导通时形成较为完整的电流通路。
图9中的3D-RESURF层3，半导体区4和5的结深相同，但将参与导电的半导体区4(或5)做得较长，使电流通路更长。
图10中所示3D-RESURF层3，半导体区4和5的结深、浓度均相同，但其形状为梯形结构，以补偿在纵向场分布对该结构的影响。
图11中所示3D-RESURF层3，半导体区4和5的结深、浓度均相同，但其形状为锯齿结构，以补偿在纵向场分布对该结构的影响。
权利要求
1.一种具有表面横向3D-RESURF层的新型功率器件，它包括衬底1和外延层2，外延层2下表面与衬底1相连；其特征是它还包括表面横向3D-RESURF层结构，所述的表面横向3D-RESURF层结构是由导电类型相反的半导体区域4和半导体区域5相间排列而成，半导体区域4和半导体区域5的交接面与所述功率器件工作时的表面电压降方向平行，它位于作为外延层2中的漂移区的上表面，所述的半导体区域4和半导体区域5的掺杂浓度高于外延层2的掺杂浓度。
2.根据权利要求1所述一种具有表面横向3D-RESURF层的新型功率器件，其特征是表面横向3D-RESURF层结构可以直接做在衬底1上，而不采用外延层结构。
3.根据权利要求1或2所述一种具有表面横向3D-RESURF层的新型功率器件，其特征是所述的导电类型相反的半导体区域4和半导体区域5的浓度、宽度、长度和深度可以相同也可以不同；
4.根据权利要求1或2所述一种具有表面横向3D-RESURF层的新型功率器件，电类型相反的半导体区域4和半导体区域5的电荷总量相对差别不超过50％。
5.根据权利要求1或2所述一种具有表面横向3D-RESURF层的新型功率器件，其特征是所述的导电类型相反的半导体区域4和半导体区域5的形状可以是矩形的，也可以是梯形、锯齿形等非规则图形；
6.根据权利要求1或2所述一种具有表面横向3D-RESURF层的新型功率器件，其特征是它可以采用体硅、SOI、碳化硅、砷化镓、磷化铟或锗硅等半导体材料制作。
全文摘要
本发明提供的一种具有表面横向3D－RESURF层的新型功率器件，它是在功率器件表面引入高掺杂的3D－RESURF层，所述的表面横向3D－RESURF层结构是由导电类型相反的半导体区域4和半导体区域5相间排列而成，半导体区域4和半导体区域5的交接面与所述功率器件工作时的表面电压降方向平行。通过提供一个低电阻通道来降低器件的导通损耗，与普通的功率器件相比，可以达到同等耐压下导通电阻降低50％以上的目的，同时，它具有导通电阻对表面电荷不敏感和与VLSI工艺兼容的特点。
文档编号H01L29/00GK1630092SQ20031010401
公开日2005年6月22日 申请日期2003年12月15日 优先权日2003年12月15日
发明者张波, 陈林, 李肇基, 黄娟, 郭宇锋 申请人:电子科技大学