专利名称：间隙壁捕获型存储器的制作方法
技术领域：
本发明涉及一种非挥发性存储器，具体地涉及间隙壁捕获型存储器的结构。
背景技术：
非挥发性存储元件包括一可以储存电荷的机制，如悬浮栅极(指闪存而言)以及电荷出入控制单元。非挥发性存储器可以应用在计算机中的基本输出入系统(BIOS)，高密度非挥发性存储器的应用范围则包括可携式设备中的大容量存储装置、固态相机以及个人计算机的界面卡等。非挥发性存储器具有许多优点，例如快速存取时间、低功率损耗且耐用。为了迎合在机动计算器系统中的应用需求，低电功率及快速存取的功能成为非挥发性存储器的设计趋向。在传统的技术领域中已发展出许多种不同形式的非挥发性存储器(nonvolatile memory)。非挥发性存储器的信息储存必须依赖将电荷长时间留存于悬浮栅中，因此用以隔离储存机制结构的介电层必须具有良好的绝缘特性。目前的闪存通常以穿隧效应(Tunneling Effect)或热载子效应(Hot CarrierEffect)操作方法下对浮动栅极(以闪存为例)进行充电或放电动作。由于电子穿隧是浮动栅极充放电所采用的基本技术，在要求降低供应电压的趋势下，为了达到高电子穿隧效率，浮动栅极与基板间的介电层厚度必须予以缩减。然而当介电层厚度缩减至10nm以下时，其资料持久性也随载子穿隧机率的增加而降低。公知的闪存欲进行程序化动作时，是在控制栅极上施加高电压，电子即从硅基底的源极穿过栅极氧化层进入浮动栅极。欲进行抹除动作时，是在控制栅极上施加低电压或不施电压，在硅基底的漏极施加高电压，电子即穿过栅极氧化层回到源极。
现今SOC(system on chip)技术需要具有快速可写以及可读的非挥发性存储器制作在同一芯片之上。而单层多晶硅制作工艺(single polysiliconprocessing)可以与其它标准逻辑组件如晶体管制作工艺整合。非挥发性存储器除传统利用双层多晶硅制作工艺(double polysilicon processing)的堆栈栅极型存储器(stack gate memories)之外，尚有所谓的电荷捕获型存储器(chargetrapping memories)，其是利用ONO或ON的结构来取代穿隧氧化层/浮动栅极的功能，利用载子是否捕获在ONO结构中的氮化硅层来定义数字状态。在ONO结构的上方则配置控制栅极。此外，近似的架构包括采用将储存载子的膜层配置在控制栅极的底侧，如美国专利号US Patent No.4,881,108、美国专利号U.S.Patent No.5,768,192，发明人为Eitan B.，发明名称″Non-volatile semiconductor memory cell utilizing asymmetrical chargetrapping″，申请日为1998年6月16日。有关电荷捕型存储器的先前技术可以参阅如美国专利号US Patent No.6,335,554，发明人为Yoshikawau以及Kuniyoshi，发明名称为Semiconductor Memory，申请日为2000年7月3日。上述专利揭露具有ONO结构的存储器以储存位信息。另外，相关文献可参阅Chan，T.Y.et al，″A True Single-Transistor Oxide-Nitride-Oxide EEPROMDevice，″IEEE Electron Device Letters，vol.EDL-8.No.3，Mar.1987。鉴于上述需要，本发明提出数种间隙壁捕获型存储器的结构。
发明内容
有鉴于此，本发明的目的在于提供一种单位元或多位存储器。根据上述目的，本发明提供一种间隙壁捕获型存储器结构，包括半导体基底，在基底上形成由氧化硅所构成的栅极氧化层。形成一第一绝缘层覆盖该控制栅极的侧面及基底表面上，第一绝缘层的材质可以采用二氧化硅或能隙(energy gap)约大于7电子伏特(＞7eV)的材质。间隙壁配置在第一绝缘层的侧壁上，用以形成ON结构可作为捕获(trapping)载子机构以利于储存载子来定义数字信号。间隙壁的材质可以为氮化硅或是能隙约小于6电子伏特(＜6eV)的材质。一源/漏极区，其p-n结(Junction)位于栅极间隙壁结构下方两侧。其中可具有硅化金属形成在控制栅极以及该源/漏极区之上。硅化金属的材质可包括TiSi2、WSi2、CoSi2以及NiSi。
本发明的第二实施例与第一实施例大致相仿，与第一实施例不同点在于源/漏极区上不具有硅化金属。栅极结构是由三层结构组成包括多晶硅层、硅化金属、介电结构层所组成。该硅化金属包括WSi2、TiSi2。介电结构层组成可包括氮化硅、氧化硅或氮化硅/氧化硅的混合物。
本发明的第三实施例与第一实施例大致相仿，与第一实施例不同点在于具有一口袋离子注入(pocket implantation)区域位于源/漏极区的内侧，其p-n结位于控制栅极间隙壁结构下方，且与源/漏极区的掺杂离子电性相反，可抑制短通道效应(short channel effect)，且可增进热载子注入间隙壁结构的效率。第四实施例则与本发明的第二实施例大致相仿，也包括一口袋离子注入区域位于源/漏极区侧面且与源/漏极区的掺杂离子电性相反。第五以及第六实施例采用轻微掺杂的漏极区域(lightly doped drain，LDD)可以控制热载子效应，并具有一口袋离子注入(pocket implantation)区域位于源/漏极区的内侧，并邻近轻微掺杂区域，且与源/漏极区的掺杂离子电性相反。上述轻微掺杂的漏极区域的离子电性与源/漏极区的掺杂离子电性相同，但轻微掺杂的结比浓掺杂的漏极结较浅且靠近栅极下的通道。第七以及第八实施例采用双掺杂的漏极区域(double diffused drain，DDD)可以控制结崩溃效应(junction breakdown)。上述双掺杂的漏极区域的离子电性与源/漏极区的掺杂离子电性相同，但轻微掺杂的结比浓掺杂的漏极结较深且靠近栅极下的通道，并具有一口袋离子注入(pocket implantation)区域位于双掺杂的源/漏极区的内侧，其p-n结位于控制栅极间隙壁结构下方，且与源/漏极区的掺杂离子电性相反。
第九实施例与第一实施例大致相同，包括半导体基底，在基底上形成由氧化硅所构成的栅极氧化层。形成一第一绝缘层覆盖该控制栅极的侧面及基底表面上，第一绝缘层的材质可以采用二氧化硅或能隙(energy gap)约大于7电子伏特(＞7eV)的材质，形成一第二绝缘层覆盖该第一绝缘层的侧面及表面上，第二绝缘层的材质可以采用氮化硅或能隙(energy gap)约小于6电子伏特(＜6eV)的材质，间隙壁配置在第二绝缘层的侧壁上。在本例中，是采用氧化物间隙壁，而利用氧化物-氮化物-氧化物的间隙壁结构(ONO Spacer)，做为储存载子的机构用以定义数字状态。同理，第十实施例到第十六实施例分别对应到第二实施例图到第八实施例，其中相对应组群的差异亦在于采用氧化物间隙壁取代氮化物，但仍利用氮化物储存载子在间隙壁结构中。
第十七实施例至第二十四实施例是对应于第九实施例至第十六实施例，主要的差异在于采用双间隙壁结构。如同在第九实施例至第十六实施例中原有的氧化物或是能隙约大于7电子伏特材质的第一间隙壁而形成一氧化物-氮化物-氧化物间隙壁结构(ONO Spacer)之外，第二间隙壁则形成在第一间隙壁的外侧，该第二间隙壁为氧化物、氮化物或是能隙大于四电子伏特的材质。因此，上述架构形成一双间隙壁结构。
图1是显示本发明第一实施例示意图。
图2是显示本发明第二实施例示意图。
图3是显示本发明第三实施例示意图。
图4是显示本发明第四实施例示意图。
图5是显示本发明第五实施例示意图。
图6是显示本发明第六实施例示意图。
图7是显示本发明第七实施例示意图。
图8是显示本发明第八实施例示意图。
图9是显示本发明第九实施例示意图。
图10是显示本发明第十实施例示意图。
图11是显示本发明第十一实施例示意图。
图12是显示本发明第十二实施例示意图。
图13是显示本发明第十三实施例示意图。
图14是显示本发明第十四实施例示意图。
图15是显示本发明第十五实施例示意图。
图16是显示本发明第十六实施例示意图。
图17是显示本发明第十七实施例示意图。
图18是显示本发明第十八实施例示意图。
图19是显示本发明第十九实施例示意图。
图20是显示本发明第二十实施例示意图。
图21是显示本发明第二十一实施例示意图。
图22是显示本发明第二十二实施例示意图。
图23是显示本发明第二十三实施例示意图。
图24是显示本发明第二十四实施例示意图。
附图标号说明半导体基底2，栅极氧化层4，掺杂的多晶硅层(控制栅极)6，栅极结构多晶硅层6a、硅化金属6b、介电结构层6c，捕获载子区域(Charge TrappingRegion)8，第一绝缘层10，第二绝缘层11，第一间隙壁12，第二间隙壁13，源/漏极区14，轻微掺杂的漏极区域(lightly doped drain)14a，双掺杂的漏极区域(double diffused drain)14b，硅化金属16，口袋离子注入区域18。
具体实施例方式
为使本发明上述和其它目的、特征、和优点能更明显易懂，本文举优选实施例，并配合所附图式作详细说明如下，然下述各实施例只做一说明非用以限定本发明。本发明的结构配置请参阅图1到图24存储单体的截面示意图。请先行参阅图1，在此存储器结构中包括半导体基底2，在一实施例中以硅基底做一说明，然非用以限定本发明。基底2可以为结晶面向<100>的单晶硅，当然以上只做一例子，非用以限定本发明，其它结晶方向或其它类型的半导体也可以做为发明实施例。在基底2中可以利用浅沟槽绝缘技术制作隔离区域，例如STI(shallow trench isolation)。接着在基底2上形成由氧化硅所构成的栅极氧化层4，一般可以在摄氏温度约700至1100度之下在氧环境中以热氧化法长成。此外，也可以采用其它方法如化学气相沉积法(Chemical Vapor Deposition，CVD)形成，其厚度约为50-150埃。一掺杂的多晶硅层6沈积在氧化层4之上。此多晶硅层6的制作可以采用PH3为离子源，以掺杂法或是同步掺杂法将磷离子掺入而成。再使用光刻腐蚀技术定义控制栅极的图案。值得注意的是，本发明的控制栅极结构侧边具有一可捕获载子的间隙壁结构(Charge Trapping Spacer)8。在栅极6及基底表面上形成一绝缘层10覆盖该控制栅极的侧面，此第一绝缘层10的制作可以采用热氧化法长成，也可以采用其它方法如化学气相沉积法或是以上两种方法的组合而形成，第一绝缘层10的材质可以采用二氧化硅或二氧化铪等氧化物，或是能隙约大于7电子伏特的材质。间隙壁12配置在绝缘层的侧壁上，用以形成ON结构可作为捕获载子机制以利于储存载子以定义数字信号。间隙壁12的材质可以为氮化硅或是能隙约小于6电子伏特的材质。间隙壁12的制作方式可以采用形成一绝缘层，接着对绝缘层进行各向异性蚀刻，以利于在控制栅极6的侧壁上形成一间隙壁12。其中，各向异性蚀刻可采用反应性离子蚀刻法(reactive ion etching，RIE)或是等离子蚀刻(plasma etching)。上述的绝缘层可以采用如低压化学气相沉积法(Low Pressure CVD，LPCVD)或是等离子增强式化学气相沉积法(Plasma Enhanced CVD，PECVD)等任何适当的方法，沉积一氮化硅(SiNx)层。在一具体实施例中，此氮化硅层可选择SiH4、NH3、N2、N2O或是SiH4Cl2、NH3、N2、N2O作为反应气体，在温度摄氏300至800度之下形成。
一源/漏极区14，其p-n界面位于间隙壁12下方外侧。其中可具有硅化金属16形成在控制栅极6以及该源/漏极区14之上。在此方向可以观察到此结构的氮化物间隙壁12可以分别储存两个位。其中该源/漏极区包括硅化金属形成于其上，间隙壁可以分别储存第一位以及第二位，其数字信号状态例如可为(0，0)、(1，0)、(0，1)、(1，1)。此方向观察到的间隙壁两者为一对称结构，左边位于抹除或编程时与右边位执行相同功能时，其所对应的源、漏极区刚好是相反的。因此该源/漏极区可以分别作为左、右位的源、漏极区域，而为相反结构。由另外的垂直纸面方向观察，同理可以观察到该控制栅极的第三及第四间隙壁可以分别储存第三位以及第四位(未图标)。硅化金属16的材质可包括TiSi2、CoSi2以及NiSi。制作硅化金属可以提升导电性。以一实施例，在控制栅极、源漏极区S/D的表面形成金属，以利于后续硅化制作工艺。其中，金属可以采用钛金属或其它同等功能的金属。之后，在预定的区域涂布一光致抗蚀剂层，以定义欲制作硅化金属的区域。之后，采用蚀刻技术除去未被光致抗蚀剂层所覆盖的区域。提供热能源，如采用热处理技术使得与硅基底接触的金属层与硅产生硅化反应形成硅化金属层在栅极、源漏极区S/D之上。在其它例子中，亦可以采用硅化镍(NiSi)作为硅化金属。
请参阅图2，本发明的第二实施例与第一实施例大致相仿，相同或近似的构造则采用相同的标号以利于说明。本实施例与第一实施例相异处包括源/漏极区14上不具有硅化金属16。栅极结构是由三层结构组成包括多晶硅层6a、硅化金属6b、介电结构层6c所组成。硅化金属6b包括WSi2、TiSi2。介电结构层6c组成可包括氮化硅、氧化硅或是氮化硅/氧化硅的组合。
请参阅图3，本发明的第三实施例与第一实施例大致相仿，同理相同标号代表相同结构。本实施例与第一实施例相异者包括具有一口袋离子注入区域18位于源/漏极区14的侧面，其p-n结位于可捕获载子的间隙壁结构(Charge Trapping Spacer)8下方，且与源/漏极区14的掺杂离子电性相反，可抑制短通道效应，且可增进热载子注入间隙壁结构的效率。图4则与本发明的第二实施例大致相仿，相异者包括一口袋离子注入区域18位于源/漏极区14的侧面且与源/漏极区14的掺杂离子电性相反。
图5以及图6分别对应于图3以及图4，可以控制热载子效应，第五以及第六实施例是采用轻微掺杂的漏极区域(lightly doped drain)14a，并具有一口袋离子注入(pocket implantation)区域18位于源/漏极区的内侧，并邻近轻微掺杂区域，且与源/漏极区的掺杂离子电性相反。上述轻微掺杂的源/漏极区域的离子电性与源/漏极区14的掺杂离子电性相同，但轻微掺杂的结比浓掺杂的源/漏极结较浅且靠近栅极下的通道。第七以及第八实施例是采用双掺杂的源/漏极区域(double diffused drain，DDD)14b可以控制结崩溃效应(junction breakdown)。上述双掺杂的漏极区域的离子电性与源/漏极区的掺杂离子电性相同，但轻微掺杂的结比浓掺杂的源/漏极结较深且靠近栅极下的通道，并具有一口袋离子注入(pocket implantation)区域位于双掺杂的源/漏极区的内侧，其p-n结位于控制栅极间隙壁结构下方，且与源/漏极区的掺杂离子电性相反。
请参阅图9，其与第一实施例大致相同，包括半导体基底，在基底上形成由氧化硅所构成的栅极氧化层。形成一第一绝缘层10覆盖该控制栅极的侧面及基底表面上，第一绝缘层10的材质可以采用二氧化硅或能隙(energygap)约大于7电子伏特(＞7eV)的材质，形成一第二绝缘层11覆盖该第一绝缘层10的侧面及表面上，第二绝缘层11的材质可以采用氮化硅或能隙(energy gap)约小于6电子伏特(＜6eV)的材质，间隙壁12配置在第二绝缘层11的侧壁壁上。唯在本例中，是采用氧化物的间隙壁12，而利用氧化物-氮化物-氧化物之间隙壁结构(ONO Spacer)中，做为储存载子的机制用以定义数字状态。同理，图10到图16分别对应到图2到图8，其中相对应组群的差异也在于采用氧化物的间隙壁12取代氮化物，仍利用氮化物储存载子在间隙壁结构8中。
图17至图24的六个实施例对应于第九实施例至第十六实施例，主要差异在于采用双间隙壁结构。除原先氧化物的第一间隙壁12而形成一氧化物-氮化物-氧化物间隙壁结构(ONO Spacer)中之外，第二间隙壁13则形成在第一间隙壁12的外侧，其材质为氧化物、氮化物或是能隙大于四电子伏特的材质。因此，上述架构形成一双间隙壁结构。
由本发明的图示可知，在平行纸面方向，可分别储存数字信号在两间隙壁中，而在垂直方向，若有需要也可以制作间隙壁分别储存两数字信号，因此，本结构可以储存单一位或二位或四位以上的逻辑信号。而绝缘层配合间隙壁构成类似ONO或ON的结构，可以储存载子在氮化物材质的间隙壁中。
以上所述仅为本发明的优选实施例而已，并非用以限定本发明的专利保护范围，凡其它未脱离本发明所揭示的精神下所完成的等效改变或修饰，均应包括在本专利的保护范围内。
权利要求
1.一种间隙壁捕获型存储器，包括半导体基底；栅极氧化层，形成在上述半导体基底之上；控制栅极，形成在上述栅极氧化层之上；第一绝缘层，形成在该控制栅极的侧面及部分基底表面上；第一间隙壁，配置在该绝缘层的表面及侧壁上；源/漏极区，该区形成的p-n结位于该控制栅极间隙壁结构下方两侧；以及硅化金属，形成在控制栅极以及该源/漏极区之上。
2.如权利要求1所述的间隙壁捕获型存储器，其中还包括口袋离子注入区域在该源/漏极区的内侧，该区形成的p-n结位于该控制栅极间隙壁结构下方，且与该源/漏极区的掺杂离子电性相反。
3.如权利要求1所述的间隙壁捕获型存储器，其中还包括轻微掺杂漏极位于该源/漏极区的侧面，该区形成的p-n结位于该控制栅极间隙壁结构下方，其中轻微掺杂的结比浓掺杂的源/漏极结较浅且靠近栅极下的通道，并具有一口袋离子注入(pocket implantation)区域邻近源/漏极区的内侧，且与源/漏极区的掺杂离子电性相反。
4.如权利要求1所述的间隙壁捕获型存储器，其中还包括双掺杂漏极在该源/漏极区的内侧，该区形成的p-n结位于该控制栅极间隙壁结构下方，其中轻微掺杂的结比浓掺杂的源/漏极结较深且靠近栅极下的通道，并具有一口袋离子注入(pocket implantation)区域邻近双掺杂的源/漏极区的内侧，且与源/漏极区的掺杂离子电性相反。
5.如权利要求1所述的间隙壁捕获型存储器，其中该第一绝缘层的材质层为氧化硅或能隙大于7电子伏特的材质，更有一第二绝缘层，形成在该第一绝缘层及第一间隙壁之间，该第二绝缘层的材质层为氮化硅或能隙小于6电子伏特的材质，且该第一间隙壁材质为氧化硅或是能隙约大于7电子伏特的材质。
6.如权利要求2所述的间隙壁捕获型存储器，其中该第一绝缘层的材质层为氧化硅或能隙大于7电子伏特的材质，更有一第二绝缘层，形成在该第一绝缘层及第一间隙壁之间，该第二绝缘层的材质层为氮化硅或能隙小于6电子伏特的材质，且该第一间隙壁材质为氧化硅或是能隙约大于7电子伏特的材质。
7.如权利要求3所述的间隙壁捕获型存储器，其中该第一绝缘层的材质层为氧化硅或能隙大于7电子伏特的材质，更有一第二绝缘层，形成于该第一绝缘层及第一间隙壁之间，该第二绝缘层的材质层为氮化硅或能隙小于6电子伏特的材质，且该第一间隙壁材质为氧化硅或是能隙约大于7电子伏特的材质。
8.如权利要求4所述的间隙壁捕获型存储器，其中该第一绝缘层的材质层为氧化硅或能隙大于7电子伏特的材质，更有一第二绝缘层，形成于该第一绝缘层及第一间隙壁之间，该第二绝缘层的材质层为氮化硅或能隙小于6电子伏特的材质，且该第一间隙壁材质为氧化硅或是能隙约大于7电子伏特的材质。
9.如权利要求5所述的间隙壁捕获型存储器，其中还包括第二间隙壁位于该第一间隙壁的侧面，该第二间隙壁为氧化硅、氮化硅或是能隙约大于4电子伏特的介电材料。
10.如权利要求6所述的间隙壁捕获型存储器，其中还包括第二间隙壁位于该第一间隙壁的侧面，该第二间隙壁为氧化硅、氮化硅或是能隙约大于4电子伏特的介电材料。
11.如权利要求7所述的间隙壁捕获型存储器，其中还包括第二间隙壁位于该第一间隙壁的侧面，该第二间隙壁为氧化硅、氮化硅或是能隙约大于4电子伏特的介电材料。
12.如权利要求8所述的间隙壁捕获型存储器，其中还包括第二间隙壁位于该第一间隙壁的侧面，该第二间隙壁为氧化硅、氮化硅或是能隙约大于4电子伏特的介电材料。
13.如权利要求1所述的间隙壁捕获型存储器，其中上述第一绝缘层为氧化硅或是能隙约大于7电子伏特的材质。
14.如权利要求1所述的间隙壁捕获型存储器，其中上述间隙壁的材质可以为氮化硅或是能隙约小于6电子伏特的材质。
15.如权利要求1所述的间隙壁捕获型存储器，其中上述硅化金属的材质包括TiSi2、CoSi2以及NiSi。
16.如权利要求2所述的间隙壁捕获型存储器，其中上述第一绝缘层为氧化硅或是能隙约大于7电子伏特的材质。
17.如权利要求2所述的间隙壁捕获型存储器，其中上述第一间隙壁的材质可以为氮化硅或是能隙约小于6电子伏特的材质。
18.如权利要求2所述的间隙壁捕获型存储器，其中上述硅化金属的材质可包括TiSi2、CoSi2以及NiSi。
19.如权利要求3所述的间隙壁捕获型存储器，其中上述第一绝缘层为氧化硅或是能隙约大于7电子伏特的材质。
20.如权利要求3所述的间隙壁捕获型存储器，其中上述第一间隙壁的材质可以为氮化硅或是能隙约小于6电子伏特的材质。
21.如权利要求3所述的间隙壁捕获型存储器，其中上述硅化金属的材质可包括TiSi2、CoSi2以及NiSi。
22.如权利要求4所述的间隙壁捕获型存储器，其中上述第一绝缘层为氧化硅或是能隙约大于7电子伏特的材质。
23.如权利要求4所述的间隙壁捕获型存储器，其中上述第一间隙壁的材质可以为氮化硅或是能隙约小于6电子伏特的材质。
24.如权利要求4所述的间隙壁捕获型存储器，其中上述硅化金属的材质可包括TiSi2、CoSi2以及NiSi。
25.一种间隙壁捕获型存储器包括半导体基底；栅极氧化层，形成在上述半导体基底之上；控制栅极结构，形成在上述栅极氧化层之上，该控制栅极结构包括多晶硅层/硅化金属层/第一介电层；第二介电层，形成在该控制栅极侧面及基底的表面上；第一间隙壁，配置在该第二介电层的侧壁上；以及源/漏极区，该区形成的p-n结位于该控制栅极间隙壁结构下方两侧。
26.如权利要求25所述的间隙壁捕获型存储器，其中还包括口袋离子注入区域在该源/漏极区的内侧，该区形成的p-n结位于该控制栅极间隙壁结构下方，且与该源/漏极区的掺杂离子电性相反。
27.如权利要求25所述的间隙壁捕获型存储器，其中还包括轻微掺杂漏极在该源/漏极区的内侧，该区形成的p-n结位于该控制栅极间隙壁结构下方，其中轻微掺杂的结比浓掺杂的源/漏极结较浅且靠近栅极下的通道，并具有一口袋离子注入(pocket implantation)区域邻近源/漏极区的内侧，且与源/漏极区的掺杂离子电性相反。
28.如权利要求25所述的间隙壁捕获型存储器，其中还包括双掺杂漏极在该源/漏极区的内侧，该区形成的p-n结位于该控制栅极间隙壁结构下方，其中轻微掺杂的结比浓掺杂的源/漏极结较深且靠近栅极下的通道，并具有一口袋离子注入区域邻近双掺杂的源/漏极区的内侧，且与源/漏极区的掺杂离子电性相反。
29.如权利要求25所述的间隙壁捕获型存储器，其中该第二介电层的材质层为氧化硅或能隙大于7电子伏特的材质，更有一第三介电层，形成在该第二介电层及第一间隙壁之间，该第三介电层的材质层为氮化硅或能隙小于6电子伏特的材质，且该第一间隙壁材质为氧化硅或是能隙约大于7电子伏特的材质。
30.如权利要求26所述的间隙壁捕获型存储器，其中该第二介电层的材质层为氧化硅或能隙大于7电子伏特的材质，更有一第三介电层，形成在该第二介电层及第一间隙壁之间，该第三介电层的材质为氮化硅或能隙小于6电子伏特的材质，且该第一间隙壁材质为氧化硅或是能隙约大于7电子伏特的材质。
31.如权利要求27所述的间隙壁捕获型存储器，其中该第二介电层的材质层为氧化硅或能隙大于7电子伏特的材质，更有一第三介电层，形成在该第二介电层及第一间隙壁之间，该第三介电层的材质为氮化硅或能隙小于6电子伏特的材质，且该第一间隙壁材质为氧化硅或是能隙约大于7电子伏特的材质。
32.如权利要求28所述的间隙壁捕获型存储器，其中该第二介电层的材质层为氧化硅或能隙大于7电子伏特的材质，还有一第三介电层，形成在该第二介电层及第一间隙壁之间，该第三介电层的材质为氮化硅或能隙小于6电子伏特的材质，且该第一间隙壁材质为氧化硅或是能隙约大于7电子伏特的材质。
33.如权利要求29所述的间隙壁捕获型存储器，其中更包括第二间隙壁位于该第一间隙壁的侧面，该第二间隙壁为氧化硅、氮化硅或是能隙约大于4电子伏特的介电材料。
34.如权利要求30所述的间隙壁捕获型存储器，其中还包括第二间隙壁位于该第一间隙壁的侧面，该第二间隙壁为氧化硅、氮化硅或是能隙约大于4电子伏特的介电材料。
35.如权利要求31所述的间隙壁捕获型存储器，其中还包括第二间隙壁位于该第一间隙壁的侧面，该第二间隙壁为氧化硅、氮化硅或是能隙约大于4电子伏特的介电材料。
36.如权利要求32所述的间隙壁捕获型存储器，其中还包括第二间隙壁位于该第一间隙壁的侧面，该第二间隙壁包括氧化硅、氮化硅或是能隙约大于4电子伏特的介电材料。
37.如权利要求25所述的间隙壁捕获型存储器，其中上述第二介电层包括氧化硅或是能隙约大于7电子伏特的材质。
38.如权利要求25所述的间隙壁捕获型存储器，其中上述第一间隙壁的材质包括氮化硅或是能隙约小于6电子伏特的材质。
39.如权利要求25所述的间隙壁捕获型存储器，其中上述硅化金属的材质包括TiSi2、WSi2。
40.如权利要求25所述的间隙壁捕获型存储器，其中上述第一介电层的材质包括氧化硅或氮化硅或其组合。
41.如权利要求26所述的间隙壁捕获型存储器，其中上述第二介电层为氧化硅或是能隙约大于7电子伏特的材质。
42.如权利要求26所述的间隙壁捕获型存储器，其中上述第一间隙壁的材质为氮化硅或是能隙约小于6电子伏特的材质。
43.如权利要求26所述的间隙壁捕获型存储器，其中上述硅化金属的材质包括TiSi2、WSi2。
44.如权利要求26所述的间隙壁捕获型存储器，其中上述第一介电层的材质包括氧化硅或氮化硅或其组合。
45.如权利要求27所述的间隙壁捕获型存储器，其中上述第二介电层为氧化硅或是能隙约大于7电子伏特的材质。
46.如权利要求27所述的间隙壁捕获型存储器，其中上述第一间隙壁的材质为氮化硅或是能隙约小于6电子伏特的材质。
47.如权利要求27所述的间隙壁捕获型存储器，其中上述硅化金属的材质包括TiSi2、WSi2。
48.如权利要求27所述的间隙壁捕获型存储器，其中上述第一介电层的材质包括氧化硅或氮化硅或其组合。
49.如权利要求28所述的间隙壁捕获型存储器，其中上述第二介电层为氧化硅或是能隙约大于7电子伏特的材质。
50.如权利要求28所述的间隙壁捕获型存储器，其中上述第一间隙壁的材质为氮化硅或是能隙约小于6电子伏特的材质。
51.如权利要求28所述的间隙壁捕获型存储器，其中上述硅化金属的材质包括TiSi2、WSi2。
52.如权利要求28所述的间隙壁捕获型存储器，其中上述第一介电层的材质包括氧化硅或氮化硅或其组合。
全文摘要
一种间隙壁捕获型存储器(Spacer TrappingMemories)包括半导体基底；栅极氧化层，形成在上述半导体基底之上；控制栅极，形成在上述栅极氧化层之上；绝缘层，形成在该控制栅极的侧面上；间隙壁，配置在该绝缘层的侧壁上，用以形成可做为捕获载子机制以利于储存载子以定义数字信号；源/漏极区，位于该间隙壁下方两侧；以及硅化金属，形成在控制栅极以及该源/漏极区之上。
文档编号H01L29/66GK1630084SQ20031012236
公开日2005年6月22日 申请日期2003年12月19日 优先权日2003年12月19日
发明者郑湘原 申请人:应用智慧有限公司