专利名称：场效应晶体管结构、其半导体存储单元及其制造方法
技术领域：
本发明是关于一种场效应晶体管结构、一种相关的半导体存储单元与其相关的制造方法，且特别是关于一种可用于动态随机存取(DRAM)内存中的场效应晶体管结构。
在半导体技术中，特别使用具最高集成密度的最先进技术来制造所谓的动态随机访问存储器(DRAM)；然而随着封装密度或集成密度的提高，在DRAM半导体内存中会产生下述困难为控制DRAM半导体存储单元中选择晶体管的短沟道行为(滚降，roll-off)，在所有的生产技术中，皆必须增加相关的井掺杂(welldoping)或沟道注入(channel implant)；然而，此方式将产生较高的本体效应(body effect)，并损害晶体管的写入行为。随着源极-基板电压的增加，该场效应晶体管的临界电压亦随之增加，此时即出现所谓的本体效应。在下文中，“基板(body)”一词则是特别代表直接位于晶体管附近、或源极/漏极区域与沟道区域上的半导体基板。
在具沟槽电容器的DRAM存储单元的写入操作期间(例如写入一逻辑态“1”)，举例而言，连接至该沟槽电容器的源极/漏极区域的电位会随着所对应的沟槽电容器电容充电增加而增加；假设基板电位固定，这表示在所述的源极/漏极区域与基板间的电压增加，将因而使该晶体管根据该沟槽电容器的充电状态而产生本体效应，并使其临界电压亦随之增加；一般即将这个现象称为“源极随耦器模式(sourcefollower mode)”。
临界电压增加所产生的一项直接结果是，该场效应晶体管接着同样供应一较低电流而于另一源极/漏极区域或一位线以及该沟槽电容器的电容间给定一个不同的电压差；因此，该沟槽电容器的完全充电会因而变得比较久，基于此一原因，本体效应将对DRAM存储单元的写入性能产生限制。
此外，当集成密度增加时，会越来越难以保证局部井区域的接触连接，亦即与选择晶体管有关的井区域。由于沟槽电容器区域周围的消耗现象，因此特别是在高封装密度的情形中，特别难保证在井接触与无电位阻障的选择晶体管之间可具有低阻抗或高传导电流路径；特别是，在沟槽电容器的情形中，由于与井掺杂相关的连接区域电场强度增加之故，因而无法任意增加所述的井掺杂，故上述现象恒真。
图1说明了传统DRAM存储单元装置的平面示意图，其中STI是表示浅沟槽绝缘(Shallow Trench Isolation)；STI是以条带形式(strip-type)形成，并于一基板中形成复数个条带型主动区域AA。在该主动区域AA中所形成的第一与第二源极/漏极区域S/D以及位于各源极/漏极区域之间的一沟道即构成一场效应晶体管结构；为了在该沟道区域上方产生一控制层CG，需形成本质上与该条带型主动区域AA垂直的字符线WL，而该等字符线WL亦同样具有条带形式，且该等字符线WL可使该场效应晶体管得以被驱动。DTC是表示与该等源极/漏极区域其中之一传导性连接的沟槽电容器(Deep Trench Capacitor，深沟槽电容器)，而另一个源极/漏极区域S/D则连接至一位线(图中未示)。此外，在图1中以F表示由光微影方式所形成的最小特征尺寸。
图3为沿图1中截线I-I所示的存储单元装置截面图，图3中与图1相同的组件符号代表相同或对应的组件与膜层，且在此不再加以赘述。
根据图3所示的半导体存储单元包含一沟槽电容器DTC(深沟槽电容器)，该沟槽电容器DTC经由一电传导性埋藏连接板BP(埋藏板)而连接至该存储单元中其它的沟槽电容器或其外部电极(图中未示)；该沟槽电容器DTC的下方部分以及其内部与外部电极则未于图3中加以说明。
如图3所示的该沟槽电容器DTC上方部分具有一沟槽电容器连接层8，举例而言，其包含多晶、高度掺杂的半导体材料，且特别是包含多晶硅。至于就所述沟槽电容器连接层8的绝缘性而言，该沟槽电容器DTC具有一环形绝缘层7(例如其包含二氧化硅)。举例而言，为使该沟槽电容器连接层8连接至一第一源极/漏极区域S/D，需在该第一源极/漏极区域S/D下方形成一埋藏层BS(Buried Strap，埋藏带)；较佳为，该埋藏层BS与该第一源极/漏极区域S/D相同，亦由一第一传导型n的高度掺杂半导体区域建构而成，且该埋藏层BS是形成于与第一传导型n相反的第二传导型p半导体基板中；而为使该沟槽电容器连接层8与形成于基板表面的一字符线WL、或是与所述字符线的被动控制层区域PCG(Passive Control Gate，被动控制栅极)绝缘，便必须形成一最好是包含二氧化硅的顶部绝缘层9。
此外，在该半导体基板表面，该半导体基板1中具有同样为第一传导型n的一第二源极/漏极区域，藉以定义该场效应晶体管的一沟道区域。在该沟道区域表面或该半导体基板1表面上，一栅极绝缘层2则形成于至少在该第一与第二源极/漏极区域之间，且在该栅极绝缘层2表面上具有一控制层3以作为条带形式的该字符线WL的一部份，且该控制层3是用以驱动该场效应晶体管。经由与该场效应晶体管的该第二源极/漏极区域S/D接触的一位线接触BLK，所述的区域将连接至本质上位于该等字符线WL上方且与条带形式之该主动区域AA平行的一位线BL。
为连接该半导体基板1中的井区域(未示)，一般会在离该场效应晶体管结构某一距离处形成一井连接掺杂区域WA；根据图3，所述的井连接掺杂区域WA具有第一传导型n，且一般是用以消除或减少在该场效应晶体管结构的基板或半导体基板1中所出现的电荷载流子L。
图4简单说明了根据图3所示的半导体存储单元的等效电路图；其中相同的组件符号代表相同或对应的组件与区域，在此即不再加以赘述。
特别是，该井区域或该半导体基板1相对于该井连接掺杂区域WA的电传导性所产生的电阻R会随着集成密度的增加而增加，进而因上述的本体效应而导致功能损害。
特别是在与沟槽电容器有关的DRAM半导体存储单元中，上述问题会变得更加重要，这是因为排列在如图1所示数组中的沟槽电容器DTC彼此更为靠近，而更压缩了消除电荷载流子L所需要的沟槽电容器之间的空隙。此外，DRAM半导体存储单元亦无法经由该半导体基板1的较深区域来消除电荷载流子L，由于用以连接该沟槽电容器DTC反向电极的埋藏连接板BP之故，便需要在此区域中增层一绝缘层。
然而，基板或直接与该场效应晶体管相邻的该半导体基板的不足或是其高阻抗井连接迟早会产生充电效应，并将因此而基于本体效应而降低了有效临界电压并进而使泄漏电流因此而增加；特别是在图3所示的DRAM半导体存储单元的例子中，其记忆时间(retention time)将因此而受到影响。
因此，本发明的目的即在于提供一种场效应晶体管结构、一种相关的半导体存储单元以及一种相关的制造方法，即使在高集成密度的情形中，其电性性质本质上仍可保持不受影响。
根据本发明，此一目的可藉由权利要求1中关于场效应晶体管结构的特征、权利要求7中关于半导体存储单元的特征以及藉由权利要求13中关于制造方法的方法步骤而达成。
特别是，藉由使用一二极管掺杂区域以于半导体基板中产生一二极管，并利用与该场效应晶体管结构的一控制层电传导连接的一二极管连接层来消除半导体基板中的多余电荷载流子，由于基板电位可藉由该二极管电压加以控制，因此此方式可有效避免本体效应的发生。
较佳为，在该半导体基板中形成一凹槽，该二极管掺杂区域则形成在该凹槽的底部，而该二极管连接层则至少形成在该凹槽的部分区域中，因此便可以将用于消耗多余电荷载流子的二极管配置在该半导体基板的最佳深度，该场效应晶体管结构的电性性质将因而维持于一特定程度而不受影响。
较佳为，在该二极管连接层与该半导体基板之间的凹槽壁形成一介电层，以产生一个连接至该控制层的电容器，其不仅可使基板电位得以受到二极管的控制，亦可增强该控制层与该基板或该半导体基板之间的耦合。特别是在控制层信号经常改变的情形中，藉由所述方式即可特别快速且有效的消除电荷载流子，因此电性性质将维持于一特定程度而不受影响。
举例而言，该凹槽V是直接形成在浅沟槽绝缘中沟道区域的旁边，以定义该沟道区域的宽度，藉此特别可产生特别适用于高集成密度的最佳化间隔。
特别是在使用高度掺杂半导体材料作为二极管连接层时，可在因后续加热步骤中所产生的向外扩散(outdiffusion)期间以自排列方式而于该半导体基板中形成二极管掺杂区域，其无须任何其它的处理步骤，藉此即可明显简化精确排列的要求。
较佳为，具有上述类型的选择晶体管的半导体存储单元是经由其第一源极/漏极区域而连接至一沟槽电容器，并经由其第二源极/漏极区域而连接至一位线；该控制层则构成本质上与该位线平行的一字符线的一部份，而该二极管掺杂区域变形成于该半导体基板中字符线的下方。在此一类型的配置方式中，可经由简单的方式而于该控制层与该二极管掺杂区域之间产生一自排列接触连接。
此外，在该半导体基板中可以条带形式形成一沟槽绝缘，以形成条带型主动区域，该沟槽电容器本质上是位于该主动区域中，因此，该沟槽绝缘亦可作为该二极管连接层的绝缘介电层，因而产生半导体存储单元装置的最佳化区域。
特别是，对于表面宽度大于该主动区域宽度的沟槽电容器而言，该沟槽电容器可移至另一个相邻的沟槽绝缘中，以使与该主动区域相邻的一沟槽绝缘不被覆盖；因此可使该凹槽与该沟槽绝缘形成最佳化的适当配置，进而针对该等沟槽电容器类型而形成最佳配置。
较佳为，该沟槽电容器的表面截面可为椭圆形，而其位移量最多为0.5F，其中F表示可由光微影方式产生的最小特征尺寸；因此即可利用与曲率有关的材料性质而使该场效应晶体管结构自排列连接至该沟槽电容器。
就制造一半导体结构的方法而言，较佳为以一适当方式准备一半导体基板，于一沟槽绝缘中形成一凹槽，于该凹槽底部形成一二极管掺杂区域，并于该凹槽中填充一电传导二极管连接层，移除一罩幕层，形成一栅极绝缘层，在该栅极绝缘层表面形成一控制层，接着将所制成的表面平坦化至少达该沟槽绝缘，以及接着形成一电传导连接层以连接该控制层与该二极管连接层；因此，在制程步骤上可经由最少的变化或在标准制程中加入最少的额外步骤来产生以上所述的二极管掺杂区域与二极管连接层，此方法相当简单，因而在成本上具有高度效益。
本发明的其它较佳细节则于其它的权利要求中加以区别。
本发明藉由下述较佳实施方式及参考图标而进一步详细说明；在图式中图1为根据现有技术，简要说明一半导体存储单元装置的平面示意图；图2为根据本发明第一具体实施例，简要说明一半导体存储单元装置的平面示意图；图3为沿着图1中截线I-I所示截面，简要说明传统半导体存储单元装置的截面示意图；图4为如图3所示的传统半导体存储单元装置的等效电路图5为沿着图2中截线II-II所示截面，简要说明一半导体存储单元装置的截面示意图；图6为如图5所示的本发明之半导体存储单元装置的等效电路图；图7为根据现有技术，简要说明另一半导体存储单元装置的平面示意图；图8为根据本发明第二具体实施例，简要说明一半导体存储单元装置的平面示意图；图9A至图9F是沿着图8中截线III-III所示的截面图，用以根据本发明第二具体实施例而说明一制造方法的制造步骤。
图2为根据本发明第一具体实施例，简要说明一半导体存储单元装置的平面示意图；其中与图1相同的组件符号代表相同或对应的组件与膜层，且在此不再加以赘述。
在此例中，图3所说明的沿图1截线I-I之截面本质上与图2中的一对应截面(未示)相同；然而，在本发明的具体实施例中则不需要该井连接掺杂区域WA。
根据图2，利用一凹槽V来取代一般需要而在封装密度增加时即不具效益的该井连接掺杂区域，该凹槽V是形成在一浅沟槽绝缘STI中，且该半导体基板中的一二极管掺杂区域则形成在其底部区域。
图5为沿着图2中截线II-II所示截面，简要说明一半导体存储单元装置的截面示意图；其中相同的组件符号同样代表相同或对应的组件与膜层，且在此不再加以赘述。
根据图2与图5，本发明之场效应晶体管结构具有第一传导型n的第一与第二源极/漏极区域S/D，该第一与该第二源极/漏极区域S/D是形成在第二传导型p的半导体基板1中，以定义一沟道区域K；其中第二传导型p与该第一传导型n相反。较佳为，半导体基板1是由结晶硅形成，亦可由其它的半导体材料替代，例如锗、III-V族半导体材料等。
在该沟道区域K表面形成一栅极绝缘层2，该栅极绝缘层最好是包含热形成的二氧化硅，然亦可包含不同的电绝缘材料；特别是，在此例中亦可使用穿隧氧化物(tunnel oxides)或其它的栅极介电质。
此外，在该栅极绝缘层2表面形成一控制层3，所述的控制层构成一相关字符线WL的一控制层区域CG(control gate，控制栅极)。
根据本发明，在该半导体基板1中或在该场效应晶体管结构基板中形成一二极管掺杂区域4，以产生二极管D；一二极管连接层5或该字符线WL的对应部分区域则电连接该控制层3与该二极管掺杂区域4，以消除多余的电荷载流子L(例如电洞)。
因此，即可藉由该控制层3(pn结、pn电容)的电位来等化该半导体基板1或该场效应晶体管结构基板中的电荷L。
较佳为，该二极管掺杂区域4是形成在该半导体基板1的凹槽V的底部区域中，因此该二极管D可位于该半导体基板1中的最适合深度。
根据图5，所述的凹槽V是形成在作为浅沟槽绝缘的该沟槽绝缘STI内，该沟槽绝缘STI是直接位于下述的该字符线WL下方。该二极掺杂区域4是形成于该半导体基板1内一最佳深度，即半导体基板内的沟槽绝缘STI深度。此外，部分的该沟槽绝缘STI将留在该凹槽V的壁面，因而可于该二极管连接层5与该半导体基板1之间形成一介电层6，以产生与该控制层3连接的另一电容器C；此一电容器C使该字符线或该控制层3对基板或该半导体基板1产生强烈的动态耦合，因此该井连接掺杂区域或井接触WA不会传统式地产生固定电位。特别是在写入操作期间，基板的电位会随该字符线WL的电位而变化，藉以减少该字符线WL与该基板之间的电位差异，并进而缩短写入时间(此乃相较于逻辑技术中的动态VT概念而言)。
另一方面，在该字符线WL与该半导体基板1之间的二极管接触或pn结(pn junction)可限制最高基板电位。更精确而言，在该基板电位超过该字符线WL“低”电位约达0.5V的瞬时，则注入电子至该基板中，最后经由重新结合而如图5所述消除基板中的电荷载流子或多余电洞L。当未选择半导体存储单元时，即可因此建立平衡关系而不发生等化(equalization)；换言之，对于-0.5V大小的负字符线电位而言，在写入操作外部将产生约0V的基板电位。
这样的方式可用来避免所谓的源极随耦器效应(source followereffect)，藉以增进写入性能。此外，该另一电容器C可特别减少所谓的栅极过驱动(gate overdrive)现象，因而成为半导体发展中另一项应用弹性。对于该控制层电位、或是对于字符线电位的要求、该栅极绝缘层对于GIDL(gate induced drain leakage，栅极诱生源极泄漏)现象的可靠度要求等，即可因而不须太过严苛；然由于本方式排除了加强间隔的传统井接触，因而特别可因集成基板接触连接而进一步提升集成密度。
因此即可明显提升该场效应晶体管结构的整体电性性质，或亦可在更高集成密度时保持其电性性能。
根据图5，为了产生一DRAM半导体存储单元，图5特别说明了一沟槽电容器DTC的上部区域，其具有沟槽电容器连接层8与绝缘沟槽层7，该沟槽电容器连接层8与该绝缘沟槽层7本质上是根据图3所述的习知方式而形成。因此，在所述的沟槽电容器DTC表面形成一顶部绝缘层9，该字符线WL的上方区域则因而作为被动控制层PCG(passivecontrol layer)。
接着在该半导体基板1的较深区域中形成一埋藏连接板BP(buriedplate)，以连接该沟槽电容器DTC的一外部电极或反向电极(图中未示)；所述的埋藏连接板一般包含一第一传导型n的半导体材料，并构成关于上方的半导体基板1或上方第二传导型p井的一绝缘间隔电荷区。
然而，根据图5，该凹槽V是直接形成在该字符线WL下方，并藉以在该控制层3与该二极管掺杂区域4之间获得一自排列接触连接；此一凹槽亦可形成于不同的位置上，特别是其同样配置在该主动区域AA中。特别是当凹槽V是配置在该主动区域AA中时，必须注意确认的是，为了产生该电容器C，一介电层6是另外形成在侧避而不是形成在该凹槽V的底部区域中，以避免关于该半导体基板1的电接触连接。
较佳为，该二极管连接层5包含高度掺杂的半导体材料(例如多晶硅)，其为一第一传导型n，因此可使该二极管掺杂区域4在后续的热处理步骤中以一自排列方式形成于该凹槽V的底部区域。然而，在相同的方式中，亦可实施某些其它的掺杂方式，例如藉由气相或藉由离子布植的方式，并接着在该凹槽V中填充一电传导材料而作为二极管连接层5。
图6为如图5所示的本发明之半导体存储单元装置的等效电路图；其中相同的组件符号同样代表相同或对应的组件与膜层，且在此不再加以赘述。
此一等效电路图揭露了该二极管掺杂区域4与相关的该二极管连接层5的静态(pn结)与动态(电容)性质，因此可知该二极管D与该电容C可适用于各种电路情形。
图7为根据现有技术，简要说明另一半导体存储单元装置的平面示意图，而图8为根据本发明第二具体实施例，简要说明一半导体存储单元装置的平面示意图；其与图1与图2相同的组件符号同样代表相同或对应的组件与膜层，且在此不再加以赘述。
根据图7，传统的半导体存储单元以及与其相关的沟槽电容器具有的表面宽度大于该主动区域AA的宽度，因此如图2所示的凹槽V位置会导致与该沟槽电容器DTC形成短路。
根据图8，在沿着一相邻沟槽绝缘STI的方向中移开该等沟槽电容器DTC最多达0.5F，其中F代表可由光微影方式所制成的最小特征尺寸。在此方式中，在该沟槽绝缘的表面的一大范围即可自该沟槽电容器或其上部分区域免除，使得该凹槽V可再次形成在该沟槽绝缘STI内，如图8所示。此位移量最好是落在0.25F至0.5F的范围中，因而该凹槽V可产生相对于该沟槽电容器DTC的一有效绝缘，同时具有最佳使用面积。在此情形中，为确保对于该沟槽电容器的有效绝缘，除残留的STI氧化物之外，亦可以介电层6的形式而产生绝缘间隔结构。
如图7与图8所示的沟槽电容器DTC的椭圆形截面具有的另一优势为，由于曲率半径的不同，可藉以在该等绝缘层中(特别是在该沟槽绝缘层7中)产生不同的材料性质(如应力)，即可因而产生该沟槽电容器DTC之一自排列接触连接。
如在第一具体实施例中所述，在负字符线/基板电压的情形中，在该凹槽V下方的二极管同样可产生DC耦合；而在正字符/基板电压的情形中，由该pn结的间隔电荷区及/或该二极管连接层所形成的电容器以及该半导体基板则在基板与字符线之间产生电容耦合。
因此，经由该基板与该字符线之间的电容耦合，即可达成所谓的“主动井技术(active well technique)”，而由于此效应即可在写入该半导体存储单元时明显提升其性能。更精确而言，当藉由字符线自低电位(LOW)转换至较高电位(HIGH)的方式来开启该场效应晶体管时，基板电位便会增加，相较于传统固定的井电位，藉由本发明即可增加沟道电流(充电电流)。此一电容耦合最初是由该二极管掺杂区域4pn结(pn junction)的所谓结电容所产生，然而除此之外，上述的电容耦合可藉由该凹槽V侧壁的残余STI氧化物或介电层6而提升，以进而产生该另一电容器C。
在闲置时期(inactive phases)时，该等字符线则可稳定该基板或半导体基板的电位；在此情形中，井电位的上临界值或是半导体基板的电位是由该自元线低电位藉由该二极管D而预定，若井电位或半导体基板的电位因泄漏电流(例如结泄漏)而增加至高于所述的预定临界值时，电子便经由pn结或该二极管掺杂区域4而注入，并与基板中多余的电洞再次结合。
图9A至图9F是沿着图8中截线III-III所示的截面图，用以根据本发明第二具体实施例而说明一制造方法的制造步骤；其与图1至图8相同的组件符号同样代表相同或对应的组件与膜层，且在此不再加以赘述。
根据图9A，首先由习惯方式举例说明在半导体基板1经标准DRAM制程后的沟槽电容器DTC以及其所述的沟槽电容器连接层8与绝缘环形层7；在此例中，根据标准制程，该沟槽电容器连接层8最好是包含高度掺杂的多晶硅，而该沟槽绝缘层7则最好是包含二氧化硅。
利用含有一氧化物衬层20与一氮化物衬层30的罩幕层而进一步形成沟槽绝缘STI，以于该半导体基板表面设计主动区域AA；该等沟槽绝缘STI最好是藉由传统用于产生浅沟槽绝缘的STI制程而形成，并沉积一二氧化硅层(TEOS)。为了保护或绝缘本质上形成于该等主动区域AA中的沟槽电容器DTC，则另于该等位置形成顶部绝缘层9，而其同样最好是包含二氧化硅。藉由此一标准制程即可制得如图9A所示的半导体基板。
根据图9B，在一接续步骤中，接着在该沟槽绝缘STI的预定位置形成凹槽V，该等凹槽V完全穿透该沟槽绝缘并延伸至该半导体基板1中；所述的凹槽V可藉由用于制造接触孔或沟道的传统罩幕而形成，且最好是实施非等向氧化物蚀刻方式。
所述凹槽V具有相对高的排列精确性，则可在该等凹槽V侧壁处得到足够的该STI氧化物残留的厚绝缘层；然而，若对该等凹槽V的排列精确性要求不够严格，那么在一接续步骤中便可选择性地在该凹槽V侧壁处形成一介电层6，其中，最好是藉由传统间隔方法而均匀沉积一薄二氧化硅层(亦即具有相同厚度)，并接着实施非等向回蚀步骤。
在形成该等凹槽V或在选择性形成该另一介电层6后，根据第一具体实施例，首先即可于该凹槽V底部区域施行半导体基板之掺杂，例如施行气相掺杂，但特别是施行离子布植；以此方式即可产生如图9B所示的具第一传导型之高度掺杂的二极管掺杂区域。
然后，根据第一具体实施例，在该凹槽V中形成一电传导填充材料以作为二极管连接层5，其中，举例而言，在整体区域上沉积电传导填充材料，并接着将其平面化至该凹槽V表面，例如藉由CMP(化学机械光)方式。
然而根据第二较佳具体实施例，不施行认和气相掺杂或离子布植，而是直接在形成该等凹槽V后或是在形成该电绝缘侧壁6后，至少在该凹槽V中形成一掺杂半导体材料以作为二极管连接层5，最好是在整体区域上形成高度掺杂多晶半导体材料，例如具第一传导型的多晶硅，并接着将其平面化。
在此例中，该二极管掺杂区域4是藉由在后续热处理期间掺杂兀自该二极管连接层向外扩散而自动形成，不需其它的制程步骤，且一般而言，在后续制程步骤中无论如何都是需要热处理程序的。因此可藉由此特别简单的方式来制造该二极管掺杂区域。
根据图9C，在平面化或在移除沉积在表面的二极管连接层5之后，亦移除该罩幕层，其中，在所述的具体实施例中，可藉由氮化物蚀刻方法而选择性移除该氮化物衬层30，而藉由氧化物蚀刻方法而选择性移除该氧化物衬层20；举例而言，可选择性于此时实时实施井掺杂，其中，首先在整体区域上形成一牺牲绝缘层(图中未示)，接着施行离子布植，最后再次移除该牺牲绝缘层；其可产生p型井或p型基板，其中p型与该主动区域AA具有的第一传导型n相反。然而在较为简单的结构中，亦可不施行此一井掺杂，而该半导体基板1中存在的相反传导型p掺杂即已足够。
根据图9D，接着至少在该主动区域AA中形成栅极绝缘层2，并最好是以热氧化方式转化所有未覆盖的半导体区域，以产生高品质的栅极氧化物。因此，根据图9D，不仅是该主动区域AA的未覆盖区域，而且包含多晶硅的该二极管连接层5未覆盖区域皆被所述绝缘层覆盖；由于热氧化处理已包含用以产生该二极管掺杂区域4的热后处理，因此，至少在此时，该二极管掺杂区域4实际上是藉由该半导体基板1或离子布植所干扰的半导体区域中因退火而发生的向外扩散现象而形成。
然后，根据图9D，至少在该栅极绝缘层2表面形成控制层3，较佳为，在整体面积上沉积一电传导材料，特别是多晶硅，其同样具有第一传导型。
根据图9E，再次执行一平面化步骤，并终止于该半导体基板1上方约20至30奈米处；较佳为，执行一CMP方法以将所制得的表面平面化至至少达该沟槽绝缘STI表面，藉以暴露该控制层3的表面与该二极管连接层5的表面。
最后，根据图9F，形成一电传导连接层以连接该控制层3与该二极管连接层5。较佳为在此例中，首先沉积一第一传导型之高度掺杂的半导体层于整体面积上，最好是使用n+型掺杂多晶硅40；然后，为了进一步提升所述连接层的电传导性，以及为产生所述第一连接层40之高传导连接区域，可于整体面积上沉积一可硅化材料或一可硅化金属层。最后，藉由可硅化材料50而转化该半导体材料40表面，以形成一高传导连接层，其中，在未与该半导体材料接触的表面上则无硅化物形成，而是残留着原有的沉积材料(金属)；因此可再次藉由最好是湿式化学蚀刻方式而轻易地选择性将该等沉积层回蚀。在此例中，除了钴、镍或铂之外，特别可沉积钨以形成硅化钨层50。
然后，在整体面积上沉积氮化硅以作为另一罩幕或保护层60；为完成该DRAM存储单元或该场效应晶体管结构所需的其它制程步骤则与标准制程步骤相同，因此在此处省略了其相关说明，然而接着需执行的是，蚀刻该栅极堆栈或字符线WL、形成源极/漏极区域S/D以及形成位线BL和连接至各源极/漏极区域的相关接触BLK。
本发明是根据一DRAM半导体存储单元而说明，然而其适用范围并不限于此，而亦可以相同方式完成所有的其它场效应晶体管结构与相关的半导体存储单元以及相关的制造方法，其中可观察到因所谓本体效应而引起的电性性质损伤。
同样的，亦可使用具有同样性质的其它半导体与绝缘材料来取代所使用的材料。
附图标记列表1半导体基板2栅极绝缘层3控制层4二极管掺杂区域5二极管连接区域6介电层7绝缘环型层8沟槽电容器连接层9顶部绝缘层20 氧化物衬层30 氮化物衬层40 掺杂半导体层50 高传导金属半导体层STI 沟槽绝缘AA 主动区域DTC 沟槽电容器S/D 源极/漏极区域WL 字符线BL 位线CG 控制层区域PCG 被动控制层区域WA 井连接掺杂区域BLK 位线接触BS 埋藏层BP 埋藏连接板R电阻器V凹槽K沟道区域C电容器L电荷载流子
权利要求
1.一种场效应晶体管结构，具有一具有一第一传导型(n)的第一与第二源极/漏极区域(S/D)，其形成于具一第二传导型(p)的一半导体基板(1)中以定义一沟道区域(K)，该第二传导型(p)与该第一传导型(n)相反；一栅极绝缘层(2)，其形成于该沟道区域(K)表面；以及一控制层(3)，其形成于该栅极绝缘层(2)表面；其特征在于一具该第一传导型(n)的二极管掺杂区域(4)，以于该半导体基板(1)中形成一二极管(D)，以及一电传导二极管连接层(5)，其连接该二极管掺杂区域(4)与该控制层(3)，以消除该半导体基板(1)中多余的电荷载流子(L)。
2.如权利要求1所述的场效应晶体管结构，其特征在于一凹槽(V)，其形成于该半导体基板(1)中，该二极管掺杂区域(4)则形成于该凹槽(V)的底部，而该二极管连接层(5)则至少形成于该凹槽(V)的部分区域中。
3.如权利要求1或2所述的场效应晶体管结构，其特征在于一介电层(6)，其形成于该二极管连接层(5)与该半导体基板(1)间的凹槽(V)壁，以形成一连接至该控制层(3)的电容器(C)。
4.如权利要求2与3中任一所述的场效应晶体管结构，其中该凹槽(V)是直接形成在该沟道区域(K)旁。
5.如权利要求2至4中任一所述的场效应晶体管结构，其中该凹槽(V)是形成于一浅沟槽绝缘(STI)中，以定义该沟道区域(K)的一沟道宽度。
6.如权利要求1至5中任一所述的场效应晶体管结构，其中该二极管连接层(5)包含具该第一传导型(n)的高度掺杂半导体材料。
7.一种半导体存储单元，其具有如权利要求1至6中任一所述的选择晶体管，其中该第一源极/漏极区域(S/D)连接至一沟槽电容器(DTC)；该第二源极/漏极区域(S/D)连接至一位线(BL)；以及该控制层(3)构成一字符线(WL)的一部份，该字符线(WL)本质上与该位线垂直，该二极管掺杂区域(4)是形成于该半导体基板(1)中的该位线(WL)下方。
8.如权利要求7所述的半导体存储单元，其中用于连接该沟槽电容器(DTC)的一反向电极的一埋藏连接板(BP)是形成于该半导体基板(1)中，该二极管掺杂区域(4)是位于该连接板(BP)与该半导体基板(1)表面之间。
9.如权利要求7或8所述的半导体存储单元，其中该沟槽绝缘(STI)是以条带形式而形成于该半导体基板中(1)，以形成条带型主动区域(AA)，该沟槽电容器(DTC)本质上是位于该主动区域(AA)中。
10.如权利要求9所述的半导体存储单元，其中该沟槽电容器(DTC)表面具有的宽度大于该主动区域(AA)的宽度，以揭露与该主动区域(AA)相邻的一沟槽绝缘(STI)，而该沟槽电容器(DTC)则位移至另一相邻的沟槽绝缘(FTI)。
11.如权利要求10所述的半导体存储单元，其中该沟槽电容器(DTC)的截面为一椭圆形且其位移量最多为0.5F，其中F表示可经由光微影方式而形成的最小特征尺寸。
12.如权利要求7至11中任一所述的半导体存储单元，其中其构成一DRAM存储单元。
13.一种用于制造一半导体结构的方法，其包含下列步骤a)准备一半导体基板(1)，该半导体基板(1)具有至少一沟槽绝缘(STI)、一主动区域(AA)与一相关的罩幕层(20，30)；b)于该沟槽绝缘(STI)中形成一凹槽(V)，该凹槽(V)延伸至该半导体基板(1)；c)于该半导体基板(1)中的该凹槽(V)底部形成一二极管掺杂区域(4)，并形成一电传导二极管连接层(5)以填充该凹槽(V)；d)移除该罩幕层(20；30)；e)至少在该主动区域(AA)的表面形成一栅极绝缘层(2)；f)至少在该栅极绝缘层(2)的表面形成一控制层(3)；g)平面化所制成的表面至少达该沟槽绝缘(STI)；以及h)形成一电传导连接层(40，50)，以连接该控制层(3)与该二极管连接层(5)。
14.如权利要求13所述的方法，其中，在步骤a)中更于该半导体基板(1)中形成一沟槽电容器(DTC)，以形成一半导体存储单元。
15.如权利要求13或14所述的方法，其中，在步骤a)中形成一氧化物衬层(20)与一氮化物衬层(30)以作为罩幕层。
16.如权利要求13至15中任一所述的方法，其中，在步骤b)中实施一非等向氧化物蚀刻方法以形成该凹槽(V)。
17.如权利要求16所述的方法，其中，在步骤b)中藉由间隔物方式而于该凹槽(V)侧壁形成一介电层(6)。
18.如权利要求13至17中任一所述的方法，其中，在步骤c)中沉积一掺杂半导体材料于该凹槽(V)中以作为二极管连接层(5)，并实施一热处理使掺杂物自该凹槽(V)底部的该二极管连接层(5)向外扩散，以产生该二极管掺杂区域(4)。
19.如权利要求13至17中任一所述的方法，其中，在步骤c)中首先实施布植以产生该二极管掺杂区域(4)，以及接着于该凹槽(V)中沉积一电传导填充材料以作为二极管连接层(5)。
20.如权利要求13至19中任一所述的方法，其中，在步骤e)之前形成一布植保护层、实施井布植以及移除该布植保护层。
21.如权利要求13至20中任一所述的方法，其中，在步骤f)中热形成一氧化物层(2)以作为栅极绝缘层。
22.如权利要求13至21中任一所述的方法，其中，在步骤h)中形成一掺杂半导体层(40)与一高传导金属半导体层(50)以作为连接层。
23.如权利要求13至22中任一所述的方法，其特征在于下述另一步骤i)进一步处理该半导体结构以形成一场效应晶体管或一具至少一字符线(WL)与至少一位线(BL)的DRAM半导体记忆胞。
全文摘要
本发明是关于一种场效应晶体管结构、一种相关的半导体存储单元以及一种相关的制造方法。为实现一二极管(D)，于具有一场效应晶体管结构(S/D，3，K)的一半导体基板(1)上形成一二极管掺杂区域(4)，而一电传导二极管连接层(5)则连接所述场效应晶体管结构的一控制层(3)与所述的二极管掺杂区域(4)。藉由这样的方式，便能够消除在所述半导体基板(1)上的多余电荷载流子(L)，因而可避免不需要的本体效应。
文档编号H01L29/78GK1714449SQ200380103750
公开日2005年12月28日 申请日期2003年11月12日 优先权日2002年11月21日
发明者M·希尔勒曼恩, R·斯特拉斯塞 申请人:因芬尼昂技术股份公司