专利名称：在集成电路系统和方法中电气故障的快速定位的制作方法
技术领域：
本申请涉及在集成电路中电气故障的快速定位。
背景技术：
集成电路的制造是一个可能包括数百个独立工序的极其复杂的过程。出于许多原因，在这些工序期间缺陷会被引入集成电路中。例如，在光阻材料和光掩膜工序中，污染物例如在光掩膜的图样中灰尘、微小划痕和其它瑕疵的出现会在半导体晶片中产生有缺陷的图样，从而导致有缺陷的集成电路。
通过在高放大倍数下的目测检查和通过电气测试，都可以识别有缺陷的集成电路。一旦识别出一个有缺陷的集成电路，通常确定该缺陷在集成电路中的位置以允许进一步检查缺陷。用于检测和定位缺陷的传统技术通常单独地测试集成电路，这将是耗费时间的，特别是当要测试的集成电路数量较多时。
发明内容
在一个典型实施例中，集成电路电气测量的缺陷的快速定位包括提供信息以用于制造具有为并行电气测试而配置的测试结构的测试芯片。采用并行电气测试器来电气测试该测试芯片上的测试结构。分析电气测试的结果以定位在测试芯片中的缺陷。
通过参照结合附图进行的下述描述，可以最好地理解本申请，在这些附图中用相同的标记来表示相同的部分，其中附图包括图1是在测试芯片上定位缺陷的一种典型处理的流程图；图2是在测试芯片上定位缺陷的另一典型处理的流程图；图3是在测试芯片上定位缺陷的另一典型处理的流程图；图4是一种在测试芯片上定位缺陷的典型系统的方框图；图5描绘了一种有设计图样变化的产品芯片；图6描绘了测试芯片的一种典型布局；图7描绘了一种典型的基座组；图8和9描绘了典型的测试结构；图10描绘了另一种典型的基座组；图11、12-A、12-B和12-C描绘了典型的测试结构；图13描绘了另一种典型的基座组；图14-21描绘了另一典型布局的一部分；图22描绘了另一典型布局；图23是一种典型的并行测试器的正面图；图24是图23中所描绘的典型并行测试器的侧面；图25是一种典型的晶片测试器系统的顶视图；图26是图25中所描绘的典型晶片测试器系统的透视图；图27是图25中所描绘的晶片测试器系统的系统方框图；图28是图25中所描绘的晶片测试器系统的一部分的系统方框图；图29是电阻分压器的电路图；图30是两点阻抗测量实施方案的电路图；图31是一种交换卡的一部分的系统方框图；图32是管脚终端负载电路的一部分的电路图；图33是测量控制(MC)单元的系统方框图；
图34描绘了一种缺陷分析的典型处理；以及图35、36和37描绘了故障率相对于布局箱的典型图表。
具体实施例方式
下述描述提出了许多特殊的配置、参数及类似信息。然而，应当意识到这种描述并不意在作为本发明范围的限制，而是提供作为典型实施例的描述。
I.概述参照图1，在一个典型实施例中，描绘了在一个测试芯片上定位缺陷的过程。如下文将更详细描述的，测试芯片包括多个测试结构，其被设计来仿真在制造实际产品芯片的集成电路时可能产生的故障模式。
在方框102中，在测试晶片上制作一个测试芯片。该测试芯片包括多个测试结构和探针基座。一个测试结构电连接到一个或多个用于电气测试该测试结构的探针基座。
在一个典型实施例中，配置测试芯片的测试结构以进行并行电气测试。更具体地，将测试结构一起分为一个或多个基座组。并行地电气测试一个基座组中的测试结构，指的是在大约同一时间一起电气测试所述的多个测试结构。
在另一典型实施例中，配置测试芯片的测试结构以定位缺陷。更具体地，如果测试芯片上的测试结构被制作成具有一个在测试结构中产生的使在该测试结构上进行的电气测试失败的缺陷，则可以获得在测试芯片中有缺陷的测试结构的位置。
在方框104中，并行地电气测试在测试芯片上的测试结构。在一个典型实施例中，并行地电气测试一个基座组中的多个测试结构，指的是在大约同一时间一起对它们进行电气测试。此外，可以并行地电气测试多个基座组。这样，以这种方法，可以减少电气测试在测试芯片上的测试结构所要求的时间量。
在方框106中，分析在制作的测试芯片上进行的电气测试的结果。更具体地，假定电气测试失败的测试结构具有制作缺陷。这样，电气测试检测测试芯片上的缺陷。在一个典型实施例中，将检测到的缺陷分类为随机或系统缺陷。此外，在一个典型实施例中，当识别出有缺陷的测试结构时，则获得在测试芯片中测试结构的位置。
应当注意上述描述和图1中描绘的典型处理可以包括各种附加的步骤。例如，参见图2，在一个替代实施例中，在方框202中，可以在线检查制作的芯片。更具体地，可以使用光学检查工具例如显微镜来在线检查制作的芯片，以可视化地检测在制作的测试芯片中的任何缺陷并确定缺陷的位置。如图2所描绘的，可以使用在方框106中进行的分析的结果，作为对在方框202中进行的在线检查的反馈。
参见图3，在另一替代实施例中，在方框302中，可以使用在方框106中进行的分析的结果，通过利用检查工具例如光学检查工具、缺陷检查扫描电子显微镜(DR-SEM)、晶片检查扫描电子显微镜(SEM)以及类似物来检查缺陷。更具体地，电气测试的结果可以定位在测试芯片中有缺陷的测试结构(即识别其位置)。然后，检查工具可以检查测试结构以将缺陷定位到测试结构中的一个具体位置。检查工具也可以获得缺陷的图像，其可用于进一步分析缺陷，例如测量缺陷的尺寸、分类缺陷和识别缺陷的潜在原因。应当意识到在当前的典型实施例中可以省略方框202。
在这个替代实施例中，测试芯片被配置为配合检查工具的使用。更具体地，规定测试芯片上测试结构的尺寸以与检查工具的能力兼容，例如检查工具的视场，其确定可同时检查的区域，和检查工具的分辨率，其确定可获得的细节数量。例如，当测试结构大于视场时，检查工具可能需要扫描测试结构以确定(即定位)测试结构中的缺陷。当测试结构小于视场时，可能减少由检查工具提供的细节水平。
参见图4，描绘了一种在测试芯片上定位缺陷的典型系统。更具体地，在一个典型实施例中，缺陷定位系统400包括一个制作设备404、一个在线检查工具406、一个并行电气测试器408、一个处理器410和一个检查工具412。
在当前的典型实施例中，在制作设备404中制作具有一个或多个测试芯片的测试晶片402。使用在线检查工具406来在线检查测试晶片402。使用并行电气测试器408并行地电气测试测试晶片402。可以使用处理器410来分析电气测试的结果。应当意识到处理器410可以是并行电气测试器408的一个元件，或是一个独立的单元。使用检查工具412来检查测试晶片402。
应当意识到系统400可以包括附加的元件或更少的元件。例如，可以从系统400中省略在线检查工具406。作为替代地和/或额外地，可以从系统400中省略检查工具412。
II.测试芯片测试芯片用于表示实际产品芯片的集成电路布局和制造过程相互作用的特征。如上所述，测试芯片被设计为仿真与实际产品芯片相同的故障模式。
更具体地，如图5所概念化的，实际产品芯片502可以有多个设计图样变化。例如，一种设计图样变化可以包括有一定线宽的多条线。如图5所描绘的，设计图样变化可以包括许多核心设计图样变化504。可以将测试芯片506设计为包括这些核心设计图样变化。比起实际产品芯片502来说，测试芯片506更容易来检查、测试和分析。在本描述的情况下，测试芯片上的设计图样变化被称为实验。此外，测试芯片也可被称为CHARACTERIZATION VEHICLE，这是美国加利福尼亚圣何塞的PDF解决方案的商标。
下表列出了典型的测试结构
然而，应当意识到测试芯片上的测试结构的类型和数量是可以变化的。
如上所述，在一个典型实施例中，配置测试芯片的测试结构以进行并行电气测试。参照图6，描绘了测试芯片的典型布局602。布局602包括多个在行和列中放置的基座组604。更具体地，图6描绘了240个放置在12行和20列中的基座组。然而应当注意可以在任意数量的行和列中放置任意数量的基座组。此外，图6描绘了宽度为1080微米、高度为1800微米的基座组。然而应当注意基座组可以有任意的宽度和高度。
如图6所进一步描绘的，基座组604包括多个测试结构606和一个基座框架608，基座框架具有用于基座组604中的测试结构606的电子探针基座610。更具体地，基座组604包括放置在基座组604中的两列测试结构606之间的基座框架608。
如上所述，在一个典型实施例中，并行地电气测试基座组中的测试结构，指的是在大约同一时间一起电气测试基座组中的多个测试结构。因此，在图6描绘的基座组604中，一起电气测试基座组604中的测试结构606。此外，可以一起电气测试多个基座组604。例如，在一个典型实施例中，同时一起电气测试六个基座组604。
使用具有多个与在基座框架608中的探针基座610电接触的测试探针的一个并行测试器来电气测试测试结构606。更具体地，对于图6中的基座组604来说，32个测试探针接触基座框架608中的32个探针基座，以并行地电气测试基座组604中的30个测试结构。
将用于一个基座组中测试结构的探针基座排列成基座组的一个基座框架，有助于测试结构的并行测试。此外，定位测试结构邻近于探针基座减小了在探针基座和测试结构之间互连线的长度。
通过并行测试测试结构，可以减小测试结构的尺寸和/或可以增加测试芯片上测试结构的数量而不需要增加电气测试测试芯片的总时间。反过来，通过减小测试结构的尺寸，可以将测试芯片上的缺陷确定到测试芯片上更具体的位置(即定位)。此外，在典型实施例中，当使用检查工具时，可以规定测试结构的尺寸以与检查工具的能力(例如检查工具的视场和分辨率)相兼容。
在图6中，用两终端测试结构(例如转接链、转接梳、金属蛇形、金属梳形及类似物)的测试结构606来描绘基座组604。此外，在图6中，测试结构606有一个公共终端。在一个典型实施例中，可以将公共终端接地至衬底。
图7提供了基座组604的测试结构606和基座框架608的典型尺寸，其具有28或30个两端口测试结构或被测设备(DUT)。在当前的典型实施例中，对于基座框架608来说，基座尺寸为80微米。在垂直方向上的基座间距(Ypitch)为100微米。在水平方向上的基座间距(Xpitch)为130微米。宽度为210微米。高度为1580微米。对于测试结构606来说，高度为80微米，宽度为380微米。测试结构类型为蛇形、梳形或任何别的两端口设备。在每列底部的基座是公共节点。次行的基座可用于邻区金属连接(以检查对邻区的短路)。每个基座组有30个DUT。然而应当意识到，这些尺寸是可以变化的。
在图8中，将图7的基座组604中的测试结构606描绘成配置为28个转接链。作为替代地，在图9中，将图7的基座组604中的测试结构606描绘为30个梳形单元。
然而应当意识到，图7的基座组604中的测试结构606可被配置为各种不同的两端口测试结构。此外，还应当意识到基座组604可以包括有任意数量端口的测试结构。
例如，在图10中，将基座组604描绘为具有八个为四端口测试结构或被测设备(DUT)的测试结构606。然而应当注意，基座组604可以包括任意数量的四端口测试结构。在当前的典型实施例中，对于基座框架608来说，基座尺寸为80微米。在垂直方向上的基座间距(Ypitch)为100微米。在水平方向上的基座间距(Xpitch)为130微米。宽度为210微米。高度为1580微米。对于测试结构606来说，高度为380微米，宽度为380微米。测试结构类型为蛇梳形或任何别的四端口设备。每个基座组有八个DUT。然而应当意识到，这些尺寸是可以变化的。
在图11中，将图10的基座组604中的测试结构606描绘成配置为八个蛇梳形单元。在一个典型实施例中，将图11中描绘的每个蛇梳形单元配置为允许将一个蛇梳形单元中的缺陷定位到该蛇梳形单元之内的一个位置。
更具体地，参见图12-A，假定蛇梳形单元1202有端口N、C和G。参见图12-B，现在假定蛇梳形单元1202有一个缺陷1204。参见图12-C，假定图12-B中描绘的有缺陷的蛇梳形可用电路1206来鉴定。
在一个典型实施例中，可以执行下述电气测试Rgn＝在G施加1V，终止于N，测量电阻GNRgc＝在G施加1V，终止于C，测量电阻GCRnc＝在N施加1V，终止于C，测量电阻NC其中按照如下公式计算A、B和DD=Rgc-(Rgn-Rnc)2]]>B＝Rgc-DA＝Rgn-B并且shortPerc(蛇形上缺陷的位置相对于蛇形的接地侧(G))=ARgn.]]>作为替代地，假定执行下述电气测试Rgn＝在G施加1V，终止于N，测量电阻GNRgc＝在G施加1V，终止于C，测量电阻GCRngc＝在N施加1V，终止于C，测量电阻NC(Rngc与先前的测量方法不同，因为它在G和N均施加1V以切断在同一基座组内多个蛇梳形的G端口之间的蛇形路径。)其中按照如下公式计算A、B和DX=Rgn-(Rgc-Rngc)2]]>B=(Rgn)2-RgnX]]>A＝Rgn-B并且shortPerc(蛇形上缺陷的位置相对于蛇形的接地侧(G))=ARgn.]]>在一个典型实施例中，通过将可根据测量的电压确定的线路电阻与阈值电阻相比较，来检测软短路。如果线路电阻低于阈值电压，则检测到软短路。通过将线路电阻与阈值电阻相比较，也可以检测硬短路。然而，用于检测软短路的阈值电阻大于用于检测硬短路的阈值电阻。
此外，在另一典型实施例中，通过确定多条相互邻近(例如在同一基座组内的)那些线路的平均电阻，来检测软短路。如果一条具体线路的阻抗比平均阻抗小特定值，则检测到软短路。通过将线路阻抗与平均阻抗相比较，也可以检测到硬阻抗。然而，有软短路的线路阻抗和平均阻抗之间的差异的特定值小于有硬短路的线路阻抗和平均阻抗之间的差异。
在图13中，描绘了具有八个为四端口测试结构或被测设备(DUT)的测试结构606的另一基座组604。与图10中描绘的基座组604相比，图13中描绘的基座组604在一层中形成4个测试结构606，在另一层中形成四个测试结构606。在当前的典型实施例中，对于基座框架608来说，基座尺寸为80微米。在垂直方向上的基座间距(Ypitch)为100微米。在水平方向上的基座间距(Xpitch)为130微米。宽度为210微米。高度为1580微米。对于测试结构606来说，高度为760微米，宽度为380微米。测试结构类型为蛇梳形或任何别的四端口设备。每个基座组有八个DUT，每层4个。基座组604与图10中的基座组604有相同的示意图。然而应当意识到，这些尺寸是可以变化的。此外，应当意识到可以在任意数量的金属层上形成测试结构，其中可以测试在另一层中其它测试结构之下的测试结构，并且可以测量两个或更多层的测试结构的相互作用。
在图14中，描绘了有多个按行和列放置的基座组604的典型布局602的一部分。如上所述，在一个典型实施例中，可以同时一起电气测试六个基座组604。在图14中描绘的典型实施例中，在图14中标记为“2×106 prgxx stick”的杆1402包括标记为1、2、3、4、5和6的基座组604。在当前的典型实施例中，用来自并行电气测试器的探针卡一起电气测试杆1402中的基座组604。
如图14中所描绘的，在当前的典型实施例中，每个基座组604包括八个测试结构606。对每个测试结构606，每个基座组604还包括四个基座。这样，每个基座组604的基座框架包括共计32个基座。
同样如图14中所描绘的，布局602还包括五个在标记为a、b、c、d和e的位置上位于基座组604之间的迷你基座校验单元1404。如下文将更详细描述的，每个迷你基座校验单元1404包括两个测试结构，有四个基座，以2×2基座框架放置。
这样，杆1402包括共计212个基座((32个基座/基座组×8个基座组)+(4个基座/迷你基座校验单元×5个迷你基座校验单元))。如图14中所描绘的，将212个基座放置在相邻的两列中。这样，包括来自基座组604的基座框架和来自迷你基座校验单元1404的基座的杆1402的基座框架是一个2×106的基座框架。在当前的典型实施例中，基座框架的宽度为210微米。
在当前的典型实施例中，使用两个参数(prgName和prgRow)来引用杆1402。参数progName唯一地识别布局602中的每个杆1402，参数progRow唯一地识别杆1402内的每个基座组604。更具体地，参数prgxxx用于引用杆1402。对于有一个或两个金属层(即M1/M2)的布局来说，使用两位的数字(即prgxx)。对于有三个金属层(即M3)的布局来说，使用三位的数字(即prog3xx)。在当前的典型实施例中，保留参数prg00用作连续基座校验杆。参数progName和progRow可以输出为文本文件。应当意识到这些参数的使用是示例性的，并且可以使用不同的参数来引用杆1402和杆1402内的元件。
参见图15，在当前的典型实施例中，杆1402有10.72毫米的平面布置图高度规格。更具体地，如图15中所描绘的，高度H1包括底部布线的间距。高度H2包括杆1402内的元件总高度。高度H3包括诸个标签和M3虚拟接地基座的间距。在当前的典型实施例中，H1、H2和H3分别为15微米、10,580微米和125微米，总高度为10,720微米或10.72毫米。应当意识到这些尺寸是示例性的，并且杆1402可以有不同的平面布置图高度规格。
参见图16，由图14中标记为1的基座组604的基座16和32的底边来定义高度H1的顶部。高度H1的底部包括一个用于邻接(图14)另一杆1402的缓冲区。在一个典型实施例中，还要求缓冲区用于VIA实验布线。如上所述，在一个典型实施例中，高度H1为15微米。
参见图17，(图15)高度H2包括基座组604的高度H2a。由基座组604的基座1和17的顶边来定义高度H2a的顶部。由基座组604的基座16和32的底边来定义高度H2a的底部。在当前的典型实施例中，基座尺寸为80微米×80微米。在垂直方向上的基座间距(Ypitch)为100微米。在垂直方向上的基座间隔(Yspace)为20微米。这样，高度H2a为1,580微米((16个基座×80微米/基座)+(15个间隔×20微米/间隔))。
参见图18，(图15)高度H2还包括迷你基座校验1404的高度H2b。如上所述以及图18中所描绘的，迷你基座校验1404包括两个测试结构1802，有四个基座，以2×2基座框架放置。在当前的典型实施例中，测试结构1802用于校验探针卡和相关测试系统的运行。由迷你基座校验1404之上的基座组的基座16和32的边缘来定义高度H2b的顶部。由迷你基座校验1404之下的基座组的基座1和17的边缘来定义高度H2b的底部。在当前的典型实施例中，基座尺寸为80微米×80微米。在垂直方向上的基座间距(Ypitch)为100微米。在垂直方向上的基座间隔(Yspace)为20微米。这样，高度H2b为220微米((2个基座×80微米/基座)+(3个间隔×20微米/间隔))。
参见图19，高度H2包括每个基座组(即高度H2a)和迷你基座校验(即高度H2b)的尺寸。由图19中标记为6的顶部基座组的基座1和17的顶边来定义高度H2的顶部。由图19中标记为1的底部基座组的基座16和32的底边来定义高度H2的底边。在当前的典型实施例中，基座尺寸为80微米×80微米。在垂直方向上的基座间距(Ypitch)为100微米。在垂直方向上的基座间隔(Yspace)为20微米。这样，高度H2为10,580微米((6个基座组×1,580微米/基座组)+(5个迷你基座校验×220微米/迷你基座校验))。
参见图20，高度H3包括高度H3a、高度H3b和高度H3c。由下一金属结构的底边来定义高度H3的顶部。由图19中标记为6的顶部基座组的基座1和17的顶边来定义高度H3的底部。
由标签的顶边来定义高度H3a的顶部。由图19中标记为6的顶部基座组的基座1和17的顶边来定义高度H3a的底部。在一个典型实施例中，标签高度为18微米。从布线线路到标签底部的间隔为10微米。在当前的典型实施例中，高度H3a为28微米。
由M3虚拟接地基座的顶边来定义高度H3b的顶部。由标签的顶边来定义高度H3b的底部。在一个典型实施例中，基座高度为80微米。从标签顶部到M3虚拟接地基座底部的间隔为14微米。在当前的典型实施例中，高度H3b为94微米。
由下一金属结构的底边来定义高度H3c的顶部。由M3虚拟接地基座的顶边来定义高度H3c的底部。高度H3c用作缓冲区。在当前的典型实施例中，高度H3c为3微米。这样，高度H3为125微米(28微米+94微米+3微米)。
参见图21，在一个典型实施例中，(图14)布局602包括用于堆叠(图14)多个杆1402的高度H4。堆叠中，上一个杆的底部基座组的基座16和32的底边来定义高度H4的顶部。堆叠中，下一个杆中的顶部基座组的基座1和17的顶边来定义高度H4的底部。在一个典型实施例中，规定高度H4的尺寸以适合于(图14)迷你基座校验1404，这使得(图14)迷你基座校验1404将被包括在堆叠中顶部杆的底部基座组和堆叠中较低杆的顶部基座组之间。这样，高度H4等于220微米的高度H2a。此外，如图21所描绘的，高度H4a是高度H4和高度H1和H3之间的差异(即H4-H1-H3)，为80微米。
参见图22，描绘了配置部署成步进器方形区域的典型布局602。布局602包括两个杆1402的堆叠，并且在杆1402之间高度为H4a。这样，在当前的典型实施例中，布局602的总区域高度为21.52毫米(10.72毫米+0.08毫米+10.72毫米)。
然而应当意识到，布局602可被配置为不同的尺寸。例如，布局602可被配置为部署成扫描器矩形区域。典型的扫描器区域的宽度(X)为26毫米，高度(Y)为32毫米。这样，布局602可以包括三个杆1402的堆叠。在当前的典型实施例中，总区域高度将是32.32mm((10.72毫米/杆×3个杆)+(0.08毫米/间隔×2个间隔))。
为了更好地适应典型扫描器区域的高度，可以对布局602进行各种调节以减少总高度。例如，高度H4a可以从80微米减至10微米。这样，布局602的总区域高度减少至32.18毫米((10.72毫米/杆×3+(0.01毫米/间隔×2个间隔))。
作为替代地，参见图20，可以将M3虚拟接地基座重新设计成宽度和高度为40微米×160微米的矩形形状，这将高度H3b从94微米减少至45微米。将高度H3减少为76微米，这将杆的高度减少至10.671毫米。这样，再次参见图22，布局602的总区域高度减少为32.033毫米((10.671毫米/杆×3)+(0.08毫米/间隔×2个间隔))。对于SEM检查工具，例如美国加利福尼亚圣克拉拉的Applied Materials公司生产的SEMVision工具来说，M3虚拟接地基座的减少后的尺寸依然足够大以聚焦电子束来检查/查看M3虚拟接地基座从而进行缺陷定位。
而另一替代方案是，可以去除五个迷你基座校验中的四个。更具体地，参见图14，可以去除标记为a、b、d和e的迷你基座校验，而仅保留标记为c的位于中心的迷你基座校验。这样，高度H2减少为9,700微米，这将杆的高度减少为9.791毫米。这样，再次参见图22，布局602的总区域高度减少为29.393毫米((9.791毫米/杆×3)+(0.01毫米/间隔×2个间隔))。注意，使用一个不同的探针卡来测试这个更短的杆。
然而应当注意，上面提供的各种尺寸是示例性的，并且可以改变这些尺寸中的任意一个或更多。此外，应当意识到可以改变基座、测试结构、基座组、杆和层级的数量。
III.并行电气测试器如上所述，使用并行电气测试器一起测试基座组内的测试结构。参见图23，描绘了一个典型的并行电气测试器2300。在一个典型实施例中，测试器2300执行自动阻抗测量和泄漏电流测量。
在当前的典型实施例中，将测试器2300设计为能够在少于一小时之内测试晶片上印模之中的结构，这与传统的参数测试方法相比加速了10-20倍。测试器2300还包括下述特性
·256个相同的、独立的、并行I/O通道，每个都有下述的能力电压和阻抗测量，源电压或源电流，以及可编程的管脚终端；·从10欧姆到100M欧姆的阻抗测量能力；·对探测器/探测器测试器接口(PTI)的电缆输出接口(有32个信号/电缆的8个电缆)；·标准通用接口总线(GPIB)接口以兼容晶片探测器；·有微软视窗2000操作系统的基于PC的控制器；·在后面板上有EMO菊花链连接的紧急断电(EMO)开关；·旋转脚轮以便于移动；·调整管脚以进行安全的测试器安装；以及·无菌室可兼容设计。
应当意识到这些特性是示例性的，可以从测试器2300中省略这些特性中的任意一个或更多，或者可以在测试器2300中包括任意一个或更多额外的特性。
如图23和24所描绘的，测试器2300包括一个监控器2302、一个键盘2304、一个测量控制(MC)单元2306、脚轮2308和EMO2310。MC单元2306包括一个管脚终端模块2314、一个风扇支架2316、一个数据采集(DAQ)模块2318和一个测试器控制模块2320。DAQ模块2318包括数字I/O管脚终端控制、电流/电压源和电压测量单元。然而应当意识到，测试器2300、MC单元2306和DAQ模块2318可以包括更少或额外的元件。
参见图25和26，描绘了典型的晶片测试器系统2500。在一个典型实施例中，测试器系统2500包括并行电气测试器2300、晶片探测器2502和晶片加载器2504。如图25和26所描述的，使用电缆2508将测试器2300连接到晶片探测器2502上的一个探测器测试器接口(PTI)2506。在当前的典型实施例中，电缆2508最好是1.8米长，并连接到(图23)MC单元2306的上部的后面板。如图25和26所描绘的，测试器2300最好离晶片探测器2502足够近以减小电缆2508上的张力。理想地，如图25和26所描绘的，测试器2300紧挨着晶片探测器2502。晶片加载器2504包括一个或多个前端开口标准盒(FOUP)以通过晶片探测器2502来处理多个晶片。
参见图27，描绘了测试器系统2500的系统方框图。如图27所描绘的，晶片探测器2502包括一个自动加载器2704以从(图25和26)晶片加载器2504接收测试晶片2702。晶片探测器2502还包括一个探针卡2706以电接触测试晶片2702。更具体地，在当前的典型实施例中，探针卡2706包括256个管脚。这样，可以使用探针卡2706同时并行电气测试(图14)杆1402中的212个基座。
在当前的典型实施例中，由测试器控制模块2320通过GPIB接口2708来控制晶片探测器2502。更具体地，测试器控制模块2320向晶片探测器2502发出命令，例如定位探针卡2706、升高杆的探针卡2706、移动到一个新位置以及降低以接触另一杆的命令。
如图27所描绘的，在当前的典型实施例中，在探针卡2706和管脚终端模块2314之间通过信号总线2716发送测试信号。在当前的典型实施例中，信号总线2716是8×32的信号总线。还在终端模块2314和多路复用器模块2710之间通过信号总线2716发送测试信号。然后将测试信号从多路复用器模块2710发送到DAQ模块2318。
如图27所描绘的，MC单元2306通过数字I/O(DIGIO)2712向管脚终端模块2314发送数字控制信号。MC单元2306还包括用于管脚终端模块2314的模拟电压源。此外，使用外围元件互连(PCI)桥2714来连接MC单元2306和测试器控制模块2320。
参见图28，描绘了(图27)终端模块2314的一部分的系统方框图。如图28所描绘的，(图27)终端模块2314包括多个从探针卡2706接收测试信号的开关卡2802。在当前的典型实施例中，(图27)终端模块2317包括8个开关卡2802，其中每个开关卡最多可以连接探针卡2706的32个管脚。更具体地，如图28所描绘的，探针卡2706的管脚1-32连接到第一开关卡2802(在图28中标记为PT1)，接下来的一组32个管脚连接到接下来的开关卡2802，然后管脚225-256连接到第八个开关卡2802(在图28中标记为PT8)。
同样如图28所描绘的，将每个开关卡2802连接到(图27)DIGIO2712和(图27)MC单元2306中的电压源。更具体地，将每个开关卡2802连接到16条DIGIO线和2个电压源。
在当前的典型实施例中，(图27)终端模块2314、更具体来说是开关卡2802的一个功能，是与被测设备(DUT)中的电阻、可选择板上终端电阻以及软件控制的模拟电压源形成一个电阻分压器。更具体地，参见图29，描绘了一个典型的电路图。如图29所描绘的，与DUT中的电阻R、终端电阻RT以及模拟电压源VS形成一个电阻分压器。这样，可以从电压测量VM中确定DUT的阻抗。注意DUT电流(IDUT)等于VM/VT，DUT电压等于VS-VM，DUT阻抗(RDUT)等于VDUT/IDUT。此外，在当前的典型实施例中，电阻RW仅用于绝对R值的误差计算。
参见图30，描绘了两点阻抗测量实施方案的典型电路图。如图30所描绘的，在通道i提供了第一电压源(V1)，在通道j提供了第二电压源(V2)。然后根据两个源电压和终端阻抗Rt，可以确定DUT阻抗。
参见图31，描绘了(图28)开关卡2802的一部分的系统方框图。如图31所描绘的，(图28)开关卡2802包括多个管脚终端电路3102。在当前的典型实施例中，(图28)每个开关卡2802包括32个管脚终端器电路3102，其中将每个管脚终端器电路3102连接到一个探针卡2706的管脚。
同样如图31所描绘的，(图28)开关卡2802包括多个数字多路复用器(MUX)控制3104。在当前的典型实施例中，(图28)每个开关卡2802包括16个数字MUX控制3104，其中每个数字MUX控制3104被连接到两个管脚终端器电路3102，并向每个管脚终端器电路3102提供八个控制信号。
参见图32，描绘了(图31)管脚终端器电路3102的一部分的电路图。如图32所描绘的，(图31)管脚终端器电路3102包括多个四重开关3202。在当前的典型实施例中，每个(图31)终端器电路3102包括两个四重开关3202，其中将每个四重开关3202连接到一个源电压和四个控制信号。这样，四重开关3202可以将连接至(图31)管脚终端器电路3102的管脚连接到源电压和控制信号中的任意一个。
参见图33，描绘了MC单元2306的系统方框图。如上所述，MC单元2306包括从(图27)探针卡2706接收测试信号的(图27)多路复用器模块2710。在当前的典型实施例中，(图27)多路复用器模块2710包括多个多路复用器卡3302以组合从(图27)探针卡2706接收到的测试信号。更具体地，如图28所描绘的，每个多路复用器卡3302是一个将从(图27)探针卡2706接收到的32个信道组合成一个DAQ信道的32合1模拟多路复用器卡。在当前的典型实施例中，使用八个多路复用器卡3302来将256个测试信号组合成八个DAQ信道，其被发送到一个八信道DAQ卡3304，从而把模拟输入转换成16比特数字测量。在当前的典型实施例中，DAQ卡3304每次仅使用八个DAQ信道之一。
如图33所描绘的，将多路复用器卡3302连接到一个仪器信号状态扩展(SCXI)总线3306。将DAQ卡3304连接到PCI总线3308。将SCXI总线3306和PCI总线3308连接到本地总线3310。
同样如图33所描绘的，MC单元2306包括一个具有DIGIO2712的数字I/O卡3312，以向(图27)管脚终端单元2314发送控制信号。更具体地，数字I/O卡3312产生用于配置(图27)管脚终端单元2314的地址、数据和控制信号。由(图27)终端单元2314来解码地址和数据，以给(图27)探针卡2706上的每个探针管脚选择终端电阻、电压源、接地或开路。
MC单元2306还包括PCI桥2714和一个电压源3314，其使用VSX3316向(图27)管脚终端单元2314输出16个电压源。PCI桥2714和电压源3314均被连接到PCI总线3308。
IV.分析可以分析电气测试的结果以识别(即定位)任意缺陷的位置。更具体地，根据电气测试的结果来确定电气测试失败的测试结构的位置。也可以分析电气测试的结果以将检测到的缺陷分类为随机或系统缺陷。而且，可以分析所述结果以确定、模拟或预测一个输出。
参见图34，描绘了缺陷分析的示例性处理。在当前的示例性处理中，将测试芯片设计图样3402分组为布局箱(例如，如图34所描绘的箱1-9)。如图34所描绘的，制造并电气测试测试芯片(3404)。然后画出每个布局箱的故障次数(3406)。
参见图35，描绘了故障率相对于布局箱(例如VSTK、VNBH、VP、VBD、VLE、VBC和VC)的典型图。故障率v.s.布局箱的图提供了测试芯片故障中与图样相关的第一级表示。参见图36，向图中增加的处理边际分割提供了测试芯片故障中与处理边际相关的第一级表示。
参见图37，在一个示例性实施例中，系统缺陷识别器算法可以分析测试数据v.s.布局DOE因数(包括处理边际变量)，并以统计上更高的故障率来自动地识别图样。同样如图37所描绘的，系统V.s.随机故障率的概况可表示为条形图的形式，通过概括的条形图来向用户突出系统故障。
在出版于2002年9月10日的标题为《用于产品产量预测的系统和方法》的美国专利第6,449,749号中描述了将缺陷分类为随机或系统缺陷并预测产量的另一方法，在此引用了其全部内容。然而应当意识到，使用不同的方法可以对缺陷进行分类，并模拟产量。
V.SEM检查工具如上所述，通过使用检查工具，可以用分析结果来定位缺陷。当使用检查工具时，通过规定测试结构的尺寸以与检查工具的能力相兼容，来配置测试芯片以结合检查工具使用。
例如，在一个典型实施例中，检查工具是美国加利福尼亚圣克拉拉的Applied Materials公司生产的SEMVision G2工具。这样，配置测试芯片以结合SEMVision G2工具使用。更具体地，规定测试芯片上测试结构的尺寸以与SEMVision G2工具的视场和分辨率相兼容。
尽管描述了典型的实施例，可以进行各种修改而不背离本发明的精髓和/或范围。因此，本发明不应理解为受附图所示和上述描述的具体形式的限制。
权利要求
1.一种快速定位集成电路的电气测量的缺陷的方法，其包括(a)提供信息以用于制造具有为并行电气测试而配置的多个测试结构的测试芯片；(b)采用一个并行电气测试器来电气测试所述测试芯片上的测试结构；(c)分析电气测试的结果以定位在测试芯片中的缺陷。
2.权利要求1的方法，进一步包括使用一个检查工具在所述测试芯片上检查所述定位的缺陷。
3.权利要求2的方法，其中所述检查工具是一种扫描电子显微镜(SEM)。
4.权利要求3的方法，进一步包括调整在所述测试芯片上测试结构的尺寸以与SEM的视场相兼容。
5.权利要求1的方法，进一步包括将所述多个测试结构分成一个或多个基座组，其中一起并行电气测试一个基座组中的所述多个测试结构。
6.权利要求5的方法，其中一个基座组包括两列测试结构；以及两列放置在所述两列测试结构之间的基座。
7.权利要求5的方法，进一步包括将多个基座组分成一个或多个杆，其中一起并行电气测试一个杆中的多个基座组。
8.权利要求7的方法，其中使用一个连接到所述并行电气测试器的探针卡一起并行电气测试一个杆中的所述多个基座组。
9.权利要求8的方法，其中将一个或多个具有测试结构和对应基座的单元放置在一个杆中的两个基座组之间，其中使用所述一个或多个单元来校验所述探针卡的操作。
10.权利要求7的方法，进一步包括在一个布局中一起堆叠两个或更多杆。
11.权利要求10的方法，进一步包括调整布局中一起堆叠的杆的数量，以适合在扫描器场之内。
12.权利要求1的方法，进一步包括使用一个光学检查工具来在线检查所述测试芯片。
13.权利要求1的方法，其中所述测试芯片包括多个设计图样变化。
14.权利要求1的方法，其中所述测试结构是两端口或四端口测试结构。
15.权利要求1的方法，其中所述测试结构之一是一个蛇梳形单元，其被配置来将该蛇梳形单元中的一个缺陷定位到该蛇梳性单元之内的一个位置。
16.权利要求1的方法，其中电气测试包括比较线路电阻与第一阈值电阻，其中根据测量的电压来确定所述线路电阻；当所述线路电阻低于所述第一阈值电压时，检测到软短路；比较所述线路电阻与第二阈值电阻；以及当所述线路电阻低于所述第二阈值电阻时，检测到硬短路，其中所述第一阈值电阻大于所述第二阈值电阻。
17.权利要求1的方法，其中电气测试包括确定许多相互邻近的线路的平均阻抗；比较线路阻抗与所述平均阻抗；当所述线路阻抗比所述平均阻抗小第一特定值时，检测到软短路；以及当所述线路阻抗比所述平均阻抗小第二特定值时，检测到硬短路，其中第一特定值小于所述第二特定值。
18.权利要求1的方法，其中将所述并行电气测试器连接到一个晶片加载器和一个晶片探测器，并且进一步包括从所述晶片加载器向所述晶片探测器加载一个或多个测试芯片以被测试，并且其中所述晶片探测器包括一个探针卡以电接触所述测试芯片上的所述多个测试结构以并行地电气测试。
19.权利要求18的方法，进一步包括在所述探针卡和所述并行电气测试器的一个管脚终端模块之间发送测试信号；在所述并行电气测试器的所述管脚终端模块和一个测量控制模块之间发送测试信号；以及从所述并行电气测试器的一个测试器控制模块向所述晶片探测器发送命令。
20.权利要求19的方法，进一步包括从所述测量控制模块向所述管脚终端模块发送电压源和控制信号。
21.权利要求19的方法，进一步包括在所述管脚终端模块的多个开关卡接收来自所述探针卡的测试信号，其中将每个开关卡连接到一组来自所述探针卡的管脚。
22.权利要求21的方法，其中一个开关卡与一个测试结构中的电阻、一个终端电阻以及一个电压源形成了一个电阻分压器。
23.权利要求21的方法，其中一个开关卡包括多个管脚终端器电路，其中将每个管脚终端器电路连接到一个来自所述探针卡的管脚；以及多个数字多路复用器控制，其中将每个数字多路复用器控制连接到两个管脚终端器电路。
24.权利要求23的方法，其中一个管脚终端器电路包括多个四重开关，其中将每个四重开关连接到一个电压源和多个控制信号。
25.权利要求19的方法，进一步包括在所述测量控制模块中的一个多路复用器模块接收来自所述探针卡的测试信号；将一组从所述探针卡接收的测试信号组合成一个数字采集信号；以及向一个数字采集卡发送所述数字采集信号。
26.权利要求1的方法，其中分析结果包括将检测到的缺陷分类为随机或系统缺陷。
27.权利要求26的方法，进一步包括将多个测试芯片设计图样分组为多个布局箱；以及画出每个布局箱的故障计数。
28.一种快速定位集成电路的电气测量的缺陷的系统，其包括(a)一个具有为并行电气测试而配置的多个测试结构的测试芯片；(b)一个配置来并行电气测试所述测试芯片上的多个测试结构的并行电气测试器；以及(c)一个配置来分析来自并行电气测试器的结果以在所述测试芯片中定位缺陷的处理器。
29.一个权利要求28的系统，进一步包括一个配置来在所述测试芯片上检查所述定位的缺陷的检查工具。
30.一个权利要求29的系统，其中所述检查工具是一种扫描电子显微镜(SEM)。
31.一个权利要求30的系统，其中调整在所述测试芯片上测试结构的尺寸以与SEM的视场相兼容。
32.一个权利要求28的系统，其中将所述测试结构分成一个或多个基座组，其中一起并行电气测试一个基座组中的多个所述测试结构。
33.一个权利要求32的系统，其中一个基座组包括两列测试结构；以及两列放置在所述两列测试结构之间的基座。
34.一个权利要求32的系统，其中将基座组分成一个或多个杆，其中一起并行电气测试一个杆中的多个基座组。
35.一个权利要求34的系统，其中使用一个连接到所述并行电气测试器的探针卡一起并行电气测试一个杆中的所述多个基座组。
36.一个权利要求35的系统，其中将一个或多个具有测试结构和对应基座的单元放置在一个杆中的两个基座组之间，其中使用所述一个或多个单元来校验所述探针卡的操作。
37.一个权利要求34的系统，其中在一个布局中一起堆叠两个或更多杆。
38.一个权利要求37的系统，其中调整布局中一起堆叠的杆的数量以适合在扫描器场之内。
39.一个权利要求28的系统，进一步包括一个光学检查工具以在线检查所述测试芯片。
40.一个权利要求28的系统，其中所述测试芯片包括多个设计图样变化。
41.一个权利要求28的系统，其中所述测试结构是两端口或四端口测试结构。
42.一个权利要求28的系统，其中所述测试结构之一是一个蛇梳形单元，其被配置来将该蛇梳形单元中的一个缺陷定位到该蛇梳性单元之内的一个位置。
43.一个权利要求28的系统，其中将多个测试结构放置在不止一个层级上。
44.一个权利要求43的系统，其中电气测试在另一层级中一个测试结构之下的测试结构。
45.一个权利要求43的系统，其中测量在两个不同层级处的测试结构的相互作用。
46.一个权利要求28的系统，其中将所述并行电气测试器配置为比较线路电阻与第一阈值电阻，其中根据测量的电压来确定所述线路电阻；当所述线路电阻低于所述第一阈值电压时，检测到软短路；比较所述线路电阻与第二阈值电阻；以及当所述线路电阻低于所述第二阈值电阻时，检测到硬短路，其中所述第一阈值电阻大于所述第二阈值电阻。
47.一个权利要求28的系统，其中将所述并行电气测试器配置为确定许多相互邻近的线路的平均阻抗；比较线路阻抗与所述平均阻抗；当所述线路阻抗比所述平均阻抗小第一特定值时，检测到软短路；以及当所述线路阻抗比所述平均阻抗小第二特定值时，检测到硬短路，其中第一特定值小于所述第二特定值。
48.一个权利要求28的系统，其中将所述并行电气测试器连接到一个晶片加载器和一个晶片探测器，其中所述晶片加载器向所述晶片探测器加载一个或多个测试芯片以被测试，并且其中所述晶片探测器包括一个探针卡以电接触所述测试芯片上的所述多个测试结构以并行地电气测试。
49.一个权利要求48的系统，其中所述并行电气测试器包括一个连接到所述探针卡的管脚终端模块，其中在所述管脚终端模块和所述探针卡之间发送测试信号；一个连接到所述管脚终端模块的测量控制模块，其中在所述管脚终端模块和所述测量控制模块之间发送测试信号；以及一个连接到所述测量控制模块和所述晶片探测器的测试器控制模块，其中所述测试器控制模块向所述晶片探测器发送命令。
50.一个权利要求49的系统，其中所述测量控制模块向所述管脚终端模块提供电压源和控制信号。
51.一个权利要求48的系统，其中所述管脚终端模块包括多个开关卡以从所述探针卡接收测试信号，其中将每个开关卡连接到一组所述来自探针卡的管脚。
52.一个权利要求48的系统，其中一个开关卡与一个测试结构中的电阻、一个终端电阻以及一个电压源形成了一个电阻分压器。
53.一个权利要求51的系统，其中一个开关卡包括多个管脚终端器电路，其中将每个管脚终端器电路连接到一个来自所述探针卡的管脚；以及多个数字多路复用器控制，其中将每个数字多路复用器控制连接到两个管脚终端器电路。
54.一个权利要求53的系统，其中一个管脚终端器电路包括多个四重开关，其中将每个四重开关连接到一个电压源和多个控制信号。
55.一个权利要求49的系统，其中所述测量控制模块包括一个从所述探针卡接收测试信号的多路复用器模块；以及一个数字采集卡，其中所述多路复用器模块将一组从所述探针卡接收的测试信号组合成一个发送给所述数字采集卡的数字采集信号。
56.一个权利要求28的系统，其中将所述处理器配置为将检测到的缺陷分类为随机或系统缺陷。
57.一个权利要求56的系统，其中将所述处理器配置为将多个测试芯片设计图样分组为多个布局箱；以及画出每个布局箱的故障计数。
58.一种包含计算机可执行代码的计算机可读存储介质，以通过指导计算机按照下述操作来指导计算机定位集成电路的电气测量的缺陷(a)提供信息以用于制造具有为并行电气测试而配置的多个测试结构的测试芯片；(b)采用并行电气测试器来电气测试所述测试芯片上的测试结构；以及(c)分析电气测试的结果以定位在测试芯片中的缺陷。
全文摘要
快速定位集成电路电气测量的缺陷包括提供信息以用于制造有为并行电气测试而配置的测试结构的测试芯片。采用并行电气测试器来电气测试所述测试芯片上的测试结构。分析电气测试的结果以定位在测试芯片中的缺陷。
文档编号H01L21/44GK1723544SQ200380105680
公开日2006年1月18日 申请日期2003年12月11日 优先权日2002年12月11日
发明者丹尼斯·齐普里卡斯, 克里斯托弗·赫斯, 谢丽·李, 拉格·H·韦兰 申请人:Pdf全解公司