专利名称：半导体器件的制造方法以及半导体器件的制作方法
技术领域：
本发明涉及半导体器件的制造方法以及半导体器件。
背景技术：
下面，参照图16(a)～(d)，说明以往的半导体器件的制造方法以及半导体器件。
图16(a)～(d)是表示以往的半导体器件的制造方法的工序剖视图。
首先，如图16(a)所示，在硅衬底11之上形成氧化硅膜12，在该氧化硅膜12之上淀积多晶硅膜13，注入硼或磷等掺杂剂，在多晶硅膜13上形成p型的半导体区13A和n型的半导体区13B。接着，在该多晶硅膜13上淀积氧化硅膜14，然后通过构图只在想形成多晶硅电阻体或电容元件的地方剩下该氧化硅膜14。接着，如图16(b)所示，作为金属膜依次淀积例如TiN膜15、W膜16后，在减压下淀积SiN膜17。接着，如图16(c)所示，在成为多晶硅电阻体的两端的地方、形成栅电极的地方、成为电容元件的地方，通过构图剩下抗蚀剂膜18后，通过干蚀刻除去作为硬掩模的SiN膜17，进行构图。
接着，如图16(d)所示，除去抗蚀剂膜18后，通过进行干蚀刻，在构图后剩下SiN膜17而未残留有氧化硅膜14的地方形成通常的多金属栅构造的栅电极(参照图16(d)右端)，在构图后SiN膜17没有残留而残留有氧化硅膜14的地方，该氧化硅膜14成为硬掩模，在氧化硅膜14之下形成具有多晶硅膜13的构造的多晶硅电阻体(参照图16(d)中央)，此外与它们一起形成电容元件(参照图16(d)左端)。须指出的是，多晶硅电阻体的两端具有多金属栅构造，但是随后在该地方连接布线(未图示)。此外，关于电容元件，通过在金属膜上连接布线，把氧化硅膜14作为电容绝缘膜使用。
这样制造了多晶硅电阻体、电容元件、栅电极(以上，参照特开平09-82896号公报)。
可是，关于所述多晶硅电阻体、电容元件、栅电极的制造工序，我们进一步进行研究的结果发现以下的问题。
图17(a)～(c)是用于说明在以往的多晶硅电阻体、电容元件、栅电极的制造工序中发生的问题的图，(a)和(b)是剖视图，(c)是表示SEM图象和FIB图象的图。
如图17(a)所示，首先，在硅衬底21之上形成氧化硅膜22，在该氧化硅膜22之上淀积多晶硅膜23，把抗蚀图作为掩模注入硼离子，在多晶硅膜23上形成岛状的p型半导体区23A。接着，在该多晶硅膜23之上淀积氧化硅膜24，进行750度的热处理。这里，p型半导体区23A在其下有氧化硅膜22，在其上有氧化硅膜24，在其两边有非掺杂型的半导体区23B，如果考虑到把成为该非掺杂型的半导体区23B的非掺杂型的硅膜实质上视为绝缘膜，则p型半导体区23A其上下左右被绝缘膜包围。
这时，对于p型的半导体区23A之上的氧化硅膜24而言，对抗蚀剂膜25构图后，把该抗蚀图作为掩模进行蚀刻时，如图17(b)所示，我们发现p型半导体区23A之中的多晶硅消失，形成孔26。此外，该多晶硅的消失在使用常压下形成的非掺杂型的氧化硅膜作为氧化硅膜24时表现得显著。
如图17(c)所示，根据对由于多晶硅的消失而形成的孔26的SEM图象的观察结果和FIB图象的观察结果，在数微米范围多晶硅消失，在p型半导体区23A之中或在p型半导体区23A和非掺杂型的半导体区23B的边界上出现多晶硅的消失。此外，多晶硅的消失形成的密度大约为20(cm-2)左右。这样，由于多晶硅消失，引起栅极开路(open)的不良、金属落入多晶硅消失的地方而产生的栅极短路不良的原因，此外，因为栅氧化膜变薄，所以绝缘性下降，可靠性下降，引起栅电极和硅衬底21的短路不良。
发明内容
鉴于所述，本发明的目的在于提供能防止多晶硅消失的现象的半导体器件的制造方法以及半导体器件。
我们为了解决所述课题，调查了多晶硅的消失的发生条件。
对于在硅衬底之上隔着膜厚7nm的氧化膜淀积多晶硅膜，以抗蚀图为掩模，注入硼离子，形成岛状的p型多晶硅区，接着淀积氧化硅膜，然后进行750度的热处理的试料，进行了使用缓冲氟酸(buffered hydrogenfluoride)的处理。这时，在试料全面，多晶硅以面密度20(cm-2)左右消失。可是，淀积在多晶硅膜之下的氧化膜的膜厚为2.6nm时，多晶硅完全不消失。
因此，可知多晶硅的消失，是在淀积在多晶硅膜之下的氧化膜的膜厚非常薄时不发生。
因此，作为多晶硅消失的一个原因，我们推测电荷陷入p型的多晶硅区域之中。即当p型的多晶硅区域在上下左右由厚的绝缘膜和非掺杂型的硅膜包围时，如果晶片带电，则电荷陷入p型的多晶硅区中，此后不从该区域放出，所以陷入的这些电荷成为一个原因，发生多晶硅的消失。可是，如果通过使氧化膜极薄，电荷能产生隧道效应时，则即使假定电荷停留在p型的多晶硅区中，也能通过薄的氧化膜，电荷向硅衬底一侧放出，p型的多晶硅区域不带电，不发生多晶硅的消失。另外认为硅衬底通过等离子体工艺等各种工艺处理或硅衬底的移载时的摩擦等而带电。
这样，作为多晶硅消失的一个原因，列举电荷的理由并不十分清楚，但是，如下所示，认为由于与硅的阳极氧化即多孔硅的形成或电场研磨同样的机理，发生了多晶硅的消失。
在阳极一侧配置硅衬底，在阴极一侧配置Pt等贵重金属电极后，如果在氟酸中把它们通电，则出现硅被蚀刻的称作阳极氧化的现象。作为该机理，硅原子彼此间的强共价键由于电荷的存在而被减弱，所以通过氟酸蚀刻硅(ref.R.L.Smith and S.D.Collins，J.Appl.Phys.71(1992)R1)。
关于所述多晶硅的消失的发生，也认为是由于与该现象类似的机理而发生。即p型多晶硅区域由绝缘膜和非掺杂型的硅膜包围时，由于工艺处理而发生的电荷无法从p型多晶硅区出去，被陷入在该区域中。在该状态下，如果使用缓冲氟酸进行蚀刻，起初蚀刻多晶硅膜上的绝缘膜，但是在p型多晶硅区域的任意部分露出的瞬间，电荷向缓冲氟酸一侧放出，在该电荷的放出的同时，蚀刻多晶硅，发生多晶硅的消失。
此外，认为所述多晶硅的消失是在p型多晶硅区中没有净带电时也发生。关于此，认为基于从p型多晶硅区域到蚀刻剂一侧的电荷放出的阳极氧化成为根本的原因。即认为在蚀刻剂和p型多晶硅区之间，在费密能的能级上存在差异，所以在两者接触的瞬间发生电荷的交换，与电荷放出同时，发生多晶硅的消失。
这时的多晶硅消失的现象，不仅在p型多晶硅区域被非掺杂型的多晶硅区所包围时，而且在n型多晶硅区域被非掺杂型的多晶硅区域所包围时，此外，在p型多晶硅区域被n型多晶硅区域所包围时，以及n型多晶硅区域被p型多晶硅区所包围时也发生。
因此，鉴于所述实际知识，为了实现所述目的，本发明的第一半导体器件的制造方法的特征在于包括在半导体衬底上形成第一绝缘膜的工序；除去第一绝缘膜的一部分的工序；在半导体衬底上的除去第一绝缘膜的一部分的区域中形成比第一绝缘膜的漏电流密度还高的第二绝缘膜的工序；在第一绝缘膜和第二绝缘膜的上面形成非掺杂型的半导体膜的工序；对非掺杂型的半导体膜的一部分掺杂杂质，形成以岛状分布的第一导电型的半导体区的工序；在第一导电型的半导体区和非掺杂型的半导体膜的上面形成第三绝缘膜的工序；通过湿蚀刻除去第三绝缘膜的一部分的工序；在第一导电型的半导体区的下部至少形成有第二绝缘膜。
根据本发明的第一半导体器件的制造方法，第二绝缘膜具有把第一导电型的半导体区内的电荷向第一绝缘膜和第二绝缘膜一侧的外部放出的功能，所以通过湿蚀刻除去第三绝缘膜的一部分时，能防止当第一导电型的半导体区的任意部分露出时产生的多晶硅的消失现象。
在第一半导体器件的制造方法中，还具有对非掺杂型的半导体膜掺杂杂质，与第一导电型的半导体区相邻形成第二导电型的半导体区的工序；形成第三绝缘膜的工序是在第一导电型的半导体区、第二导电型的半导体区以及非掺杂型的半导体膜的上面上形成第三绝缘膜的工序；在第二导电型的半导体区的下部最好至少形成有第二绝缘膜。
据此，第二绝缘膜对于第二导电型的半导体区内的电荷也具有向第一绝缘膜和第二绝缘膜一侧的外部放出的功能，所以通过湿蚀刻除去第三绝缘膜的一部分时，能防止当第二导电型的半导体区的任意部分露出时产生的多晶硅的消失现象。
在第一半导体器件中，从第一导电型的半导体区到第一绝缘膜以及第二绝缘膜的外部的平均漏电流密度的绝对值，在第一导电型的半导体区和第一绝缘膜以及第二绝缘膜的外部的电位差的绝对值为1.5V时，至少在任意的极性下为1×10-10(A/mm2)以上。
据此，能极有效地防止多晶硅的消失现象。
在第一半导体器件的制造方法中，从第二导电型的半导体区到第一绝缘膜以及第二绝缘膜的外部的平均漏电流密度的绝对值，在第二导电型的半导体区和第一绝缘膜以及第二绝缘膜的外部的电位差的绝对值为1.5V时，至少在任意的极性下为1×10-10(A/mm2)以上。
据此，能极有效地防止多晶硅的消失现象。
在第一半导体器件的制造方法中，湿蚀刻最好使用含氟类离子的药液进行。
本发明的第二半导体器件的制造方法的特征在于包括在半导体衬底上形成第一绝缘膜的工序；在第一绝缘膜的上面形成非掺杂型的半导体膜的工序；对非掺杂型的半导体膜的一部分掺杂杂质，形成以岛状分布的第一导电型的半导体区的工序；至少在第一导电型的半导体区的上面形成比第一绝缘膜的漏电流密度还高的第二绝缘膜的工序；通过湿蚀刻除去第二绝缘膜的一部分的工序。
根据本发明的第二半导体器件的制造方法，第二绝缘膜具有把第一导电型的半导体区内的电荷向第二绝缘膜一侧的外部放出的功能，所以当通过湿蚀刻除去第二绝缘膜的一部分时，能防止第一导电型的半导体区的任意部分露出时产生的多晶硅的消失现象。
在第二导体器件的制造方法中，还具有对非掺杂型的半导体膜掺杂杂质，与所述第一导电型的半导体区相邻形成第二导电型的半导体区的工序；形成第二绝缘膜的工序最好是至少在第一导电型的半导体区和第二导电型的半导体区的上面形成第二绝缘膜的工序。
据此，第二绝缘膜对于第二导电型的半导体区的电荷也具有向第二绝缘膜的外部放出的功能，所以当通过湿蚀刻除去第二绝缘膜的一部分时，能防止第二导电型的半导体区的任意部分露出时产生的多晶硅的消失现象。
在第二导体器件的制造方法中，从第一导电型的半导体区到第二绝缘膜的外部的平均漏电流密度的绝对值，在第一导电型的半导体区和第二绝缘膜的外部的电位差的绝对值为1.5V时，至少在任意的极性下为1×10-10(A/mm2)以上。
这样，能极有效防止多晶硅的消失现象。
在第二导体器件的制造方法中，湿蚀刻使用含氟类离子的药液进行。
本发明的第三半导体器件的制造方法的特征在于包括在半导体衬底上形成第一绝缘膜的工序；除去第一绝缘膜的一部分的工序；在半导体衬底上的除去第一绝缘膜的一部分的区域中形成比第一绝缘膜的漏电流密度还高的第二绝缘膜的工序；在第一绝缘膜和第二绝缘膜的上面上形成非掺杂型的半导体膜的工序；对非掺杂型的半导体膜掺杂杂质，形成导电型的半导体区的工序；除去导电型的半导体区的一部分和非掺杂型的半导体膜，形成构图的导电型的半导体区的工序；在第一绝缘膜和第二绝缘膜之上，覆盖构图的导电型的半导体区形成第三绝缘膜的工序；通过湿蚀刻除去第三绝缘膜的一部分的工序；在构图的导电型的半导体区的下部至少形成有第二绝缘膜。
根据本发明的第三半导体器件的制造方法，第二绝缘膜具有把构图的导电型的半导体区内的电荷向第一绝缘膜和第二绝缘膜一侧的外部放出的功能，所以当通过湿蚀刻除去第三绝缘膜的一部分时，能防止构图的导电型的半导体区的任意部分露出时产生的多晶硅的消失现象。
在第三半导体器件的制造方法中，形成导电型的半导体区的工序可以包含形成第一导电型的半导体区后，与第一导电型的半导体区相邻形成第二导电型的半导体区的工序。
在第三半导体器件的制造方法中，从导电型的半导体区到第一绝缘膜以及第二绝缘膜的外部的平均漏电流密度的绝对值，在构图的导电型的半导体区和第一绝缘膜以及第二绝缘膜的外部的电位差的绝对值为1.5V时，至少在任意的极性下为1×10-10(A/mm2)以上。
据此，能极有效防止多晶硅的消失现象。
在第三半导体器件的制造方法中，湿蚀刻最好使用含氟类离子的药液进行。
本发明的第四半导体器件的制造方法，其特征在于包括在半导体衬底上形成第一绝缘膜的工序；在第一绝缘膜的上面形成非掺杂型的半导体膜的工序；对非掺杂型的半导体膜掺杂杂质，形成导电型的半导体区的工序；除去导电型的半导体区的一部分和所述非掺杂型的半导体膜，形成构图的导电型的半导体区的工序；在第一绝缘膜上覆盖构图的导电型的半导体区形成比第一绝缘膜的漏电流密度还高的第二绝缘膜的工序；通过湿蚀刻除去第二绝缘膜的一部分的工序。
根据本发明的第四半导体器件的制造方法，第二绝缘膜具有把构图的导电型的半导体区内的电荷向第二绝缘膜一侧的外部放出的功能，所以当通过湿蚀刻除去第二绝缘膜的一部分时，能防止构图的导电型的半导体区的任意部分露出时产生的多晶硅的消失现象。
在第四半导体器件的制造方法中，导电型的半导体区可以由第一导电型的半导体区和第二导电型的半导体区构成。
在第四半导体器件的制造方法中，从导电型的半导体区到第二绝缘膜的外部的平均漏电流密度的绝对值，在构图的导电型的半导体区和第二绝缘膜的外部的电位差的绝对值为1.5V时，至少在任意的极性下为1×10-10(A/mm2)以上。
据此，能极有效地防止多晶硅的消失现象。
在第四半导体器件的制造方法中，湿蚀刻最好使用含氟类离子的药液进行。
此外，为了解决所述课题，本发明的第一半导体器件的特征在于包括形成在半导体衬底上的第一绝缘膜；形成在第一绝缘膜的上面上的导电型的半导体膜；形成在导电型的半导体膜之上，使该导电型的半导体膜的上面的两端部露出的第二绝缘膜；形成在导电型的半导体膜的上面的两端部上的导电膜；第二绝缘膜比第一绝缘膜的漏电流密度高。
根据本发明的第一半导体器件，包含具有把导电型的半导体区内的电荷向第二绝缘膜一侧的外部放出的功能的第二绝缘膜，所以能防止当除去第二绝缘膜的一部分，导电型的半导体膜的两端部露出时产生的多晶硅的消失现象。
在第一半导体器件中，第二绝缘膜最好是氧化硅膜、氮化硅膜、在常压下形成的氧化硅膜、在减压下形成的TEOS膜或热氧化膜。
在第一半导体器件中，最好是，第二绝缘膜与第一绝缘膜相比，膜厚薄。
据此，能更有效地把导电型的半导体膜内的电荷向第二绝缘膜一侧的外部放出。
在第一半导体器件中，最好是，第二绝缘膜与第一绝缘膜相比，膜密度低。
据此，能更有效地把导电型的半导体膜内的电荷向第二绝缘膜一侧的外部放出。
在第一半导体器件中，导电膜最好是金属硅化物或高熔点金属膜。
在第一半导体器件中，漏电流密度的绝对值最好是，当导电型的半导体膜和第二绝缘膜的外部的电位差的绝对值为1.5V时，至少在任意的极性下为1×10-10(A/mm2)以上。
这样，能极有效地防止多晶硅的消失现象。
本发明的第二半导体器件的特征在于包括在半导体衬底上彼此挨着形成的第一绝缘膜和第二绝缘膜；形成在第一绝缘膜和第二绝缘膜的上面的导电型的半导体膜；在导电型的半导体膜之上形成的使该导电型的半导体膜上面的两端部露出的第三绝缘膜；形成在导电型的半导体膜上面的两端部之上的导电膜；第二绝缘膜比第一绝缘膜的漏电流密度高。
根据本发明的第二半导体器件，包含具有把导电型的半导体膜内的电荷向第一和第二绝缘膜一侧的外部放出的功能的第二绝缘膜，所以能防止当除去第三绝缘膜的一部分，导电型的半导体膜的两端部露出时产生的多晶硅的消失现象。
在第二半导体器件中，第二绝缘膜最好与第一绝缘膜相比，膜厚薄。
据此，能更有效地把导电型的半导体膜内的电荷向第一和第二绝缘膜一侧的外部放出。
在第二半导体器件中，导电膜最好是金属硅化物或高熔点金属膜。
在第二半导体器件中，漏电流密度的绝对值，当导电型的半导体膜和第一绝缘膜以及第二绝缘膜的外部的电位差的绝对值为1.5V时，至少在任意的极性下为1×10-10(A/mm2)以上。
据此，能极有效地防止多晶硅的消失现象。
下面简要说明附图。
图1(a)是用于说明实施例1的半导体器件及其制造方法的剖视图，(b)是用于说明实施例1的半导体器件及其制造方法的平面图。
图2是用于说明实施例1的半导体器件及其制造方法的剖视图。
图3是用于说明实施例1的半导体器件及其制造方法的平面图。
图4是表示漏电流的平均电流密度和多晶硅消失的面密度的关系的图。
图5(a)是用于说明实施例2的半导体器件及其制造方法的剖视图，(b)和(c)是用于说明实施例2的半导体器件及其制造方法的平面图。
图6(a)是用于说明实施例3的半导体器件及其制造方法的剖视图，(b)是用于说明实施例3的半导体器件及其制造方法的平面图。
图7(a)和(b)是用于说明实施例3的半导体器件及其制造方法的剖视图。
图8是用于说明实施例3的半导体器件及其制造方法的平面图。
图9(a)是用于说明实施例4的半导体器件及其制造方法的剖视图，(b)和(c)是用于说明实施例4的半导体器件及其制造方法的平面图。
图10(a)～(d)是用于说明实施例5的半导体器件及其制造方法的剖视图。
图11(a)～(d)是用于说明实施例6的半导体器件及其制造方法的剖视图。
图12是用于说明实施例7的半导体器件及其制造方法的剖视图。
图13是用于说明实施例8的半导体器件及其制造方法的剖视图。
图14(a)和(b)是用于说明实施例9的半导体器件及其制造方法的剖视图。
图15(a)和(b)是用于说明实施例10的半导体器件及其制造方法的剖视图。
图16(a)～(d)是用于说明以往的半导体器件及其制造方法的剖视图。
图17(a)和(b)是用于说明以往的半导体器件及其制造方法的剖视图，(c)是表示SEM像和FIB像的图。
其中101、201、301、401、501、601、700、800、900、1000—衬底；102、202、302、402、502、602、702、802、902、1002—第一氧化硅膜；103、204、303、404、503、604、703、903—第二氧化硅膜；104、203、304、403、504、603、704、803、904、1003—多晶硅膜；104A、203A、304A、403A、504A、603A、904A、1003A—p型半导体区；104B、203B—非掺杂型的半导体区；105、305、505—第三氧化硅膜；106、306、706、805—TiN膜；107、307、707、806—W膜；108、308、708、807—TiN膜；104C、203C、304B、403B、504B、603B、904B、1003B-n型半导体区；105A、305A、705、804、908、1007—氧化硅膜；504A’、603A’—构图的p型半导体区；504B’、604B’—构图的n型半导体区；701、802、901—隔离；709、808、905、1004—低浓度杂质层；710、809、906、1005—侧壁；711、810、907、1006—高浓度杂质层；712、811、909、1008—钴硅化物膜。
具体实施例方式
(实施例1)下面，参照图1(a)和(b)、图2(a)和(b)、图3和图4说明本发明的实施例1的半导体器件及其制造方法。
图1(a)和(b)、图2(a)和(b)、图3和图4是用于说明本发明的实施例1的半导体器件及其制造方法的图，图1(a)、图2(a)和(b)是剖视图，图1(b)和图3是平面图。
如图1(a)所示，在硅衬底101上形成氧化硅膜后，对该氧化硅膜，以抗蚀图作为掩模，使用氟酸进行蚀刻，局部除去氧化硅膜，使硅衬底101露出。接着，除去抗蚀剂膜后，在氧气氛中进行高温处理。据此，露出硅衬底101的部分被氧化，形成第二氧化硅膜103。这时，通过热氧化，最初形成的氧化硅膜的膜厚也变厚，形成第一氧化硅膜102。这时，作为第二氧化硅膜103的膜厚，形成电荷能容易形成隧道效应的膜厚。
接着，在第一氧化硅膜102和第二氧化硅膜103之上淀积多晶硅膜104。接着，以抗蚀图作为掩模，注入硼(B)离子，在多晶硅膜104中形成p型半导体区104A。这时，如图1(b)所示，p型半导体区104A被非掺杂型的半导体区104B所包围，以岛状孤立存在，此外，在孤立的p型半导体区104A之下存在第二氧化硅膜103。接着，在多晶硅膜104之上形成第三氧化硅膜105，在750度进行热处理后，以抗蚀图作为掩模，进行使用氟酸的蚀刻，除去想形成电阻体和电容元件的地方以外的第三氧化硅膜105，形成氧化硅膜105A(参照图2(a)和(b))。这时，第二氧化硅膜103担负泄漏途径的任务，p型半导体区104内的电荷通过第二氧化硅膜103向硅衬底101一侧放出，所以能防止进行蚀刻时的多晶硅的消失现象的发生。
然后，在形成多金属栅时，如图2(a)和(b)所示，淀积TiN膜106、W膜107和SiN膜108后，进行构图，形成多金属栅电极，并且形成多晶硅电阻体、电容元件。即在按顺序淀积TiN膜106、W膜107后，在低压下淀积SiN膜108。接着，在SiN膜108之上淀积抗蚀剂膜，之后通过构图留下成为多晶硅电阻体的两端的地方、形成栅电极的地方、成为电容元件的地方的抗蚀剂膜后，通过干蚀刻除去作为硬掩模的SiN膜108，进行构图。接着，除去抗蚀剂膜后，通过进行干蚀刻，形成多金属栅电极，并且形成多晶硅电阻体、电容元件。
此外，作为形成担负作为电流的泄漏途径的任务的第二氧化硅膜103的地方，如图2(a)所示，在孤立为岛状的p型半导体区104A之下形成，然后在成为多晶硅电阻体的位置形成，此外，也可以在成为栅电极或电容元件的位置形成。此外，如图2(b)所示，可以通过栅极干蚀刻，在没有栅极的位置形成，也可以在成为虚设的栅极的位置形成。
此外，在所述中，在多晶硅膜104中形成p型半导体区104A，但是，代替p型半导体区104A，也可以形成n型半导体区。这时，n型半导体区被非掺杂型的半导体区包围，但是与形成p型半导体区104A时同样，有必要在孤立为岛状的n型半导体区之下形成第二氧化硅膜103。
此外，一般如果在多晶硅膜104上形成的导电型的半导体区被非掺杂型的半导体区包围，则构成导电型的半导体区的硅的极性没必要局限于n型半导体区或p型半导体区的任意一方，如图3所示，一区域以上的n型半导体区104C和一区域以上的p型半导体区104A的复合体可以被非掺杂型的半导体区104B包围。此外，这时在p型半导体区104A和n型半导体区104C的各自的区域之下最好形成第二氧化硅膜103。
图4表示从p型半导体区104A到硅衬底101的漏电流的平均电流密度和多晶硅消失的面密度的关系。在图4中，使用使p型半导体区104A的面积一定，第一氧化硅膜102和第二氧化硅膜103的面积比、第二氧化硅膜103的膜厚为各种值而制作的元件，进行评价。
如图4所示，多晶硅消失的面密度与漏电流的平均电流密度的增加一起减少，如果平均电流密度变为1×10-10(A/mm2)以上，则多晶硅的消失完全不发生。另外，硅衬底101为p型，此外作为测定电压，在硅衬底101一侧成为积蓄电荷的一侧的方向外加1.5V的电压。此外，这里漏电流的平均电流密度，是把从各岛状的p型半导体区流出的电流除以该半导体区占据的面积而获得的。
(实施例2)下面，参照图5(a)～(c)说明本发明实施例2的半导体器件及其制造方法。
参照图5(a)～(c)是用于说明本发明实施例2的半导体器件及其制造方法的图，(a)是剖视图，(b)和(c)是平面图。
如图5(a)所示，在硅衬底201之上形成第一氧化硅膜202后，在该第一氧化硅膜202之上淀积多晶硅膜203。接着，以抗蚀图为掩模注入(B)离子，在多晶硅膜203中形成p型半导体区203A。这时，如图5(b)所示，p型半导体区203A被非掺杂型的半导体区203B包围，以岛状孤立存在。接着，在多晶硅氧化膜203之上形成第二氧化硅膜204。接着，以抗蚀图为掩模，进行使用缓冲氟酸的蚀刻，除去想形成电阻体、电容元件的地方以外的第二氧化硅膜204。这时，对于第二氧化硅膜204不进行热处理，所以虽然是绝缘膜，但是漏电流密度高，所以第二氧化硅膜204担负p型半导体区203A内的电荷的泄漏途径的任务，p型半导体区203A内的电荷通过第二氧化硅膜204向外部放出，所以能防止进行蚀刻时的多晶硅的消失现象的发生。
然后，形成多金属栅时，淀积TiN膜、W膜和SiN膜后，进行构图，形成多金属栅电极，并且形成多晶硅电阻体、电容元件(未图示)。即在按顺序淀积TiN膜、W膜后，在减压下淀积SiN膜。接着，在SiN膜之上淀积抗蚀剂膜后，通过构图留下成为多晶硅电阻体的两端的地方、形成栅电极的地方、成为电容元件的地方的抗蚀剂膜后，通过干蚀刻除去作为硬掩模的SiN膜，进行构图。接着，除去抗蚀剂膜后，通过进行干蚀刻，形成多金属栅电极，并且形成多晶硅电阻体、电容元件。
此外，在所述中，在多晶硅膜203中形成了p型半导体区203A，但是代替p型半导体区203A，也可以形成n型半导体区。这时，n型半导体区被非掺杂型的半导体区包围。
此外，一般如果在多晶硅膜203上形成的导电型的半导体区被非掺杂型的半导体区包围，则构成导电型的半导体区的硅的极性没必要局限于n型半导体区或p型半导体区的任意一方，如图5(c)所示，可以是一区域以上的n型半导体区203C和一区域以上的p型半导体区203A的复合体被非掺杂型的半导体区203B包围。
(实施例3)下面，参照图6(a)和(b)、图7(a)和(b)、图8说明本发明实施例3的半导体器件及其制造方法。
图6(a)和(b)、图7(a)和(b)、图8是用于说明本发明实施例3的半导体器件及其制造方法的图，图6(a)、图7(a)和(b)是剖视图，图6(b)和图8是平面图。
如图6(a)所示，在硅衬底301之上形成氧化硅膜后，对该氧化硅膜，把抗蚀图作为掩模，使用氟酸进行蚀刻，从而局部地除去氧化硅膜，使硅衬底301露出。接着，除去抗蚀剂膜后，在氧气氛中进行高温处理。据此，露出硅衬底301的部分被氧化，形成第二氧化硅膜303。这时，通过热氧化，最初形成的氧化硅膜的膜厚也变厚，形成第一氧化硅膜302。这时，作为第二氧化硅膜303的膜厚，形成电荷能容易形成隧道效应的膜厚。
接着，在第一氧化硅膜302和第二氧化硅膜303之上淀积多晶硅膜304。接着，以抗蚀图作为掩模，注入硼(B)离子，在多晶硅膜304中形成p型半导体区304A。接着，再以抗蚀图作为掩模，注入磷(P)离子，在多晶硅膜304中形成n型半导体区304B。这时，如图6(b)所示，p型半导体区304A被n型半导体区304B包围，以岛状孤立存在，此外，在孤立的p型半导体区304A之下存在第二氧化硅膜303。接着，在多晶硅膜304之上形成第三氧化硅膜305，在750度进行热处理后，以抗蚀图作为掩模，进行使用缓冲氟酸的蚀刻，除去想形成电阻体和电容元件的地方以外的第三氧化硅膜305，形成氧化硅膜305A(参照图7(a)和(b))。这时，第二氧化硅膜303担负泄漏途径的任务，p型半导体区304内的电荷通过第二氧化硅膜303向硅衬底301一侧放出，所以能防止进行蚀刻时的多晶硅的消失现象的发生。
然后，在形成多金属栅时，如图7(a)和(b)所示，淀积TiN膜306、W膜307和SiN膜308后，进行构图，形成多金属栅电极，并且形成多晶硅电阻体、电容元件。即在按顺序淀积TiN膜306、W膜307后，在减压下淀积SiN膜308。接着，在SiN膜308之上淀积抗蚀剂膜，通过构图留下成为多晶硅电阻体的两端的地方、形成栅电极的地方、成为电容元件的地方的抗蚀剂膜后，通过干蚀刻除去作为硬掩模的SiN膜308，进行构图。接着，除去抗蚀剂膜后，通过进行干蚀刻，形成多金属栅电极，并且形成多晶硅电阻体、电容元件。
此外，作为形成担负作为电流的泄漏途径的任务的第二氧化硅膜303的地方，如图7(a)所示，在孤立为岛状的p型半导体区304A之下形成，然后可以在成为多晶硅电阻体的位置形成，此外，可以在成为栅电极或电容元件的位置形成。此外，如图7(b)所示，可以通过栅极干蚀刻，在没有栅极的位置形成，也可以在成为虚设的栅极的位置形成。
此外，在所述中，在n型半导体区304B中形成了p型半导体区304A，但是，也可以替换n型半导体区304B和p型半导体区304A。这时，如图8所示，n型半导体区304B被p型半导体区304A所包围，但是有必要形成为，在孤立为岛状的n型半导体区304B之下形成第二氧化硅膜303。
(实施例4)下面，参照图9(a)～(c)说明本发明实施例4的半导体器件及其制造方法。
图9(a)～(c)是用于说明本发明实施例4的半导体器件及其制造方法的图，(a)是剖视图，(b)和(c)是平面图。
如图9(a)所示，在硅衬底401之上形成第一氧化硅膜402后，在该第一氧化硅膜402之上淀积多晶硅膜403。接着，以抗蚀图为掩模注入(B)离子，从而在多晶硅膜403中形成p型半导体区403A。再以抗蚀图为掩模注入磷(P)离子，在多晶硅膜403中形成n型半导体区403B。这时，如图9(b)所示，p型半导体区403A被n型半导体区403B包围，以岛状孤立存在。接着，在多晶硅膜403之上形成第二氧化硅膜404。接着，以抗蚀图为掩模，进行使用缓冲氟酸的蚀刻，除去想形成电阻体、电容元件的地方以外的第二氧化硅膜404。这时，对于第二氧化硅膜404不进行热处理，所以虽然是绝缘膜，但是漏电流密度高，所以第二氧化硅膜404担负p型半导体区403A内的电荷的泄漏途径的任务，p型半导体区403A内的电荷通过第二氧化硅膜404向外部放出，所以能防止进行蚀刻时的多晶硅的消失现象的发生。
然后，形成多金属栅时，淀积TiN膜、W膜和形成的SiN膜后，进行构图，形成多金属栅电极，并且形成多晶硅电阻体、电容元件(未图示)。即在按顺序淀积TiN膜、W膜后，在减压下淀积SiN膜。接着，在SiN膜之上淀积抗蚀剂膜后，通过构图留下成为多晶硅电阻体的两端的地方、形成栅电极的地方、成为电容元件的地方的抗蚀剂膜后，通过干蚀刻除去作为硬掩模的SiN膜，进行构图。接着，除去抗蚀剂膜后，通过进行干蚀刻，形成多金属栅电极，并且形成多晶硅电阻体、电容元件。
此外，在所述中，在n型半导体区404B中形成p型半导体区404A，但是可以替换n型半导体区404B和p型半导体区404A，这时，如图9(c)所示，n型半导体区404B被p型半导体区A所包围。
(实施例5)下面，参照图10(a)～(d)说明本发明实施例5的半导体器件及其制造方法。
图10(a)～(d)是表示本发明实施例5的半导体器件及其制造方法的剖视图。
如图10(a)所示，在硅衬底501上形成氧化硅膜后，对该氧化硅膜，以抗蚀图作为掩模，使用氟酸进行蚀刻，局部除去氧化硅膜，使硅衬底501露出。接着，除去抗蚀剂膜后，在氧气氛中进行高温处理。据此，露出硅衬底501的部分被氧化，形成第二氧化硅膜503。这时，通过热氧化，最初形成的氧化硅膜的膜厚也变厚，形成第一氧化硅膜502。这时，作为第二氧化硅膜503的膜厚，形成电荷能容易形成隧道效应的膜厚。
接着，在第一氧化硅膜502和第二氧化硅膜503之上淀积多晶硅膜504。接着，以抗蚀图作为掩模，注入硼(B)离子，在多晶硅膜504中形成p型半导体区504A。接着，再以抗蚀图作为掩模，注入磷(P)离子，在多晶硅膜504中形成n型半导体区504B。然后，进行构图，从图10(a)所示的p型半导体区504A和n型半导体区504B，形成图1.0(b)所示的构图的p型半导体区504A’和构图的n型半导体区504B’，然后淀积第三氧化硅膜505，在750度进行热处理。这时，如图10(b)所示，构图的p型半导体区504A’和构图的n型半导体区504B’，其上下左右被第一氧化硅膜502、第二氧化硅膜503、第三氧化硅膜505的绝缘膜包围，在孤立的构图的p型半导体区504A’和构图的n型半导体区504B’各自之下形成第二氧化硅膜503。这时，第二氧化硅膜503承担泄漏途径的任务，构图的p型半导体区504A’和构图的n型半导体区504B’内的电荷通过第二氧化硅膜503向硅衬底501一侧放出，所以能防止以后进行蚀刻时的多晶硅的消失现象的发生。
此外，如图10(c)所示，存在构图的p型半导体区504A’和构图的n型半导体区504B’连接的区域时，优选构图的p型半导体区504A’和构图的n型半导体区504B’都在其下形成第二氧化硅膜503。
然后，如图10(d)所示，以抗蚀图作为掩模，进行使用缓冲氟酸的蚀刻，除去第三氧化硅膜505的一部分。这时，第二氧化硅膜503起到泄漏途径的作用，能防止多晶硅的消失现象的发生。
(实施例6)下面，参照图11(a)～(d)说明本发明实施例6的半导体器件及其制造方法。
图11(a)～(d)是表示发明实施例6的半导体器件及其制造方法的剖视图。
如图11(a)所示，在硅衬底601之上形成第一氧化硅膜602后，在该第一氧化硅膜602之上淀积多晶硅膜603。接着，以抗蚀图为掩模注入(B)离子，在多晶硅膜603中形成p型半导体区603A。再以抗蚀图为掩模注入磷(P)离子，在多晶硅膜603中形成n型半导体区603B。然后，进行构图，从图11(a)所示的p型半导体区603A和n型半导体区603B形成图11(b)所示的构图的p型半导体区603A’和构图的n型半导体区603B’，然后淀积第二氧化硅膜604。这时，如图11(b)所示，构图的p型半导体区603A’和构图的n型半导体区603B’在上下左右由第一氧化硅膜602、第二氧化硅膜604的绝缘膜包围。这里，对于第二氧化硅膜604不进行热处理，所以虽说是绝缘膜，但是漏电流密度高，所以第二氧化硅膜604承担构图的p型半导体区603A’和构图的n型半导体区603B’内的电荷的泄漏途径的任务。即，构图的p型半导体区603A’和构图的n型半导体区603B’内的电荷通过第二氧化硅膜604向外部放出。此外，如图11(c)所示，构图的p型半导体区603A’和构图的n型半导体区603B’可以有连接的区域。
然后，如图11(d)所示，以抗蚀图作为掩模，进行使用缓冲氟酸的蚀刻，除去第二氧化硅膜604的一部分。这时，第二氧化硅膜604完成泄漏途径的任务，能防止多晶硅的消失现象的发生。
(实施例7)下面，参照图12说明本发明实施例7的半导体器件及其制造方法。
图12是用于说明本发明实施例7的半导体器件及其制造方法的剖视图。
如图12所示，在硅衬底700上形成隔离701后，与所述实施例3同样形成多金属栅电极和多晶硅电阻体。
即，在硅衬底700上形成氧化硅膜后，对该氧化硅膜，以抗蚀图作为掩模，使用氟酸进行蚀刻，从而局部除去氧化硅膜，使硅衬底700露出。接着，除去抗蚀剂膜后，在氧气氛中进行高温处理。据此，露出硅衬底700的部分被氧化，形成第二氧化硅膜703。这时，通过热氧化，最初形成的氧化硅膜的膜厚也变厚，形成第一氧化硅膜702。这时，作为第二氧化硅膜703的膜厚，形成电荷能容易形成隧道效应的膜厚。
接着，在第一氧化硅膜702和第二氧化硅膜703之上淀积多晶硅膜704。接着，以抗蚀图作为掩模，注入硼(B)离子，在多晶硅膜704中形成p型半导体区。接着，再以抗蚀图作为掩模，注入磷(P)离子，在多晶硅膜704中形成n型半导体区。接着，在p型半导体区上形成第三氧化硅膜，在750度进行热处理后，以抗蚀图作为掩模，进行使用缓冲氟酸的蚀刻，除去想形成电阻体和电容元件地方以外的第三氧化硅膜，形成氧化硅膜705。这时，第二氧化硅膜703承担泄漏途径的任务，p型半导体区(或n型半导体区)内的电荷通过第二氧化硅膜703向硅衬底700一侧放出，所以能防止进行蚀刻时的多晶硅消失现象的发生。此外，形成在氧化硅膜705之下的多晶硅膜704是n型半导体区时，也同样。
然后，淀积TiN膜706、W膜707和SiN膜708后，进行构图，形成多晶硅电阻体、多金属栅电极、电容元件(未图示)。即在按顺序淀积TiN膜706、W膜707后，在减压下淀积SiN膜708。接着，在SiN膜708之上淀积抗蚀剂膜，通过构图留下成为多晶硅电阻体的两端的地方、形成栅电极的地方、成为电容元件的地方的抗蚀剂膜后，通过干蚀刻除去作为硬掩模的SiN膜708，进行构图。接着，除去抗蚀剂膜后，通过进行干蚀刻，形成多晶硅电阻体、多金属栅电极、电容元件。
接着，在硅衬底700上，以多金属栅电极为掩模，掺杂杂质，形成低浓度杂质层709。接着，在硅衬底700之上，跨全面淀积氮化硅膜，然后通过对该氮化硅膜进行各向异性蚀刻，在栅电极的壁面上形成侧壁710。然后，在硅衬底700上，以多金属栅电极和侧壁710为掩模，掺杂杂质，形成高浓度杂质层711。
然后，通过对硅衬底700进行热处理，使低浓度杂质层709和高浓度杂质层711活性化，然后，淀积钴膜，进行热处理，在源极和漏极部的表面上形成钴硅化物膜712。由此，可制造出包含MOS晶体管、多晶硅电阻体、电容元件中的任意一个的半导体器件。
(实施例8)下面，参照图13说明本发明实施例8的半导体器件及其制造方法。
图13是用于说明本发明实施例8的半导体器件及其制造方法的图，表示剖视图。
如图13所示，在硅衬底800上形成隔离801后，与所述实施例4同样形成多金属栅电极和多晶硅电阻体。
即，在硅衬底800之上形成第一氧化硅膜802后，在该第一氧化硅膜802之上淀积多晶硅膜803。接着，以抗蚀图为掩模注入(B)离子，在多晶硅膜803中形成p型半导体区。再以抗蚀图为掩模注入磷(P)离子，在多晶硅膜803中形成n型半导体区。这时，p型半导体区被n型半导体区包围，以岛状孤立存在。接着，在多晶硅膜803之上形成第二氧化硅膜。接着，以抗蚀图为掩模，进行使用缓冲氟酸的蚀刻，除去想形成电阻体、电容元件的地方以外的第二氧化硅膜，形成氧化硅膜804。这时，对于第二氧化硅膜不进行热处理，所以虽然是绝缘膜，但是漏电流密度高，所以第二氧化硅膜担负p型半导体区内的电荷的泄漏途径的任务，p型半导体区内的电荷通过第二氧化硅膜向外部放出，从而能防止进行蚀刻时的多晶硅的消失现象的发生。另外，形成在氧化硅膜804之下的多晶硅膜803是n型半导体区时，也同样。
然后，淀积TiN膜805、W膜806和SiN膜807后，进行栅极构图，形成多晶硅电阻体、多金属栅电极、电容元件(未图示)。即，依次淀积TiN膜805、W膜806后，在减压下淀积SiN膜807。接着，在SiN膜807之上淀积抗蚀剂膜后，通过构图留下成为多晶硅电阻体的两端的地方、形成栅电极的地方、成为电容元件的地方的抗蚀剂膜后，通过干蚀刻除去作为硬掩模的SiN膜807，进行构图。接着，除去抗蚀剂膜后，通过进行干蚀刻，形成多晶硅电阻体、多金属栅电极、电容元件。
接着，在硅衬底800上，以多金属栅电极为掩模，掺杂杂质，形成低浓度杂质层808。接着，在硅衬底800之上，在其全面淀积氮化硅膜，然后通过对该氮化硅膜进行各向异性蚀刻，在栅电极的壁面上形成侧壁809。然后，在硅衬底800上，以多金属栅电极和侧壁809为掩模，掺杂杂质，形成高浓度杂质层810。
然后，对硅衬底800进行热处理，将低浓度杂质层808和高浓度杂质层810活化，然后，淀积钴膜，进行热处理，在源极和漏极部的表面上形成钴硅化物膜811，由此，可制造出包含MOS晶体管、多晶硅电阻体、电容元件中的任意一个的半导体器件。
(实施例9)下面，参照图14(a)和(b)说明本发明实施例9的半导体器件及其制造方法。
图14(a)和(b)是用于说明本发明实施例9的半导体器件及其制造方法的剖视图。
如图14(a)所示，在硅衬底900上形成隔离901。接着，在硅衬底900上形成氧化硅膜后，对该氧化硅膜，以抗蚀图为掩模，使用氟酸进行蚀刻，从而局部地除去氧化硅膜，使衬底900露出。接着，除去抗蚀剂膜后，在氧气氛中进行高温处理。据此，露出硅衬底900的部分被氧化，形成第二氧化硅膜903。这时，通过热氧化，最初形成的氧化硅膜的膜厚也变厚，形成第一氧化硅膜902。这时，作为第二氧化硅膜903的膜厚，形成为电荷能容易形成隧道效应的膜厚。
接着，在第一氧化硅膜902和第二氧化硅膜903之上淀积多晶硅膜904。接着，以抗蚀图作为掩模，注入硼(B)离子，在多晶硅膜904中形成p型半导体区904A。接着，再以抗蚀图作为掩模，注入磷(P)离子，在多晶硅膜904中形成n型半导体区904B。然后，进行构图，形成构图的p型半导体区904A和构图的n型半导体区904B。
接着，如图14(b)所示，在硅衬底900上，以构图的p型半导体区904A和构图的n型半导体区904B为掩模，掺杂杂质，形成低浓度杂质层905。接着，在硅衬底900之上，在其全面淀积氮化硅膜，然后对该氮化硅膜进行各向异性蚀刻，从而在构图的p型半导体区904A和构图的n型半导体区904B的壁面上形成侧壁906。然后，在硅衬底900上，以构图的p型半导体区904A和构图的n型半导体区904B和侧壁906为掩模，掺杂杂质，形成高浓度杂质层907。
接着，对硅衬底900进行热处理，将低浓度杂质层905和高浓度杂质层907活化。此外，关于构图的p型半导体区904A或构图的n型半导体区904B的形成，也可以从构图前通过硼离子等的注入形成，但是也可以在构图前，不注入，而在掺杂高浓度的杂质时，也向构图的p型半导体区904A或构图的n型半导体区904B掺杂。接着，在p型半导体区904A和构图的n型半导体区904B之上形成第三氧化硅膜，在850度急速加热。
这时，构图的p型半导体区904A和构图的n型半导体区904B在上下左右由氧化膜即绝缘膜包围，此外，在构图的p型半导体区904A和构图的n型半导体区904B的各自之下形成有第二氧化硅膜903。这时，第二氧化硅膜903担负泄漏途径的作用，构图的p型半导体区904A和构图的n型半导体区904B内的电荷通过第二氧化硅膜903向硅衬底900一侧放出。此外，虽然未图示，但是存在构图的p型半导体区904A和构图的n型半导体区904B连接的区域时，最好在构图的p型半导体区904A和构图的n型半导体区904B都在其下形成第二氧化硅膜903。
接着，以抗蚀图作为掩模，进行使用缓冲氟酸的蚀刻，除去想形成电阻体的地方以外的第三氧化硅膜，形成氧化硅膜908。这时，第二氧化硅膜903担负泄漏途径的任务，p型半导体区904A内的电荷通过第二氧化硅膜903向硅衬底900一侧放出，所以能防止进行蚀刻时的多晶硅的消失现象的发生。
接着，通过在除去第三氧化硅膜的高浓度杂质层907、构图的n型半导体区904A和构图的p型半导体区904B上形成钴硅化物膜909，能形成包含MOS晶体管和多晶硅电阻体的半导体器件。此外，因为氧化硅膜908妨碍钴硅化物化，所以图14(b)的左侧变为多晶硅电阻体。此外，然后在多晶硅电阻体的两端的钴硅化物膜909上形成接点(未图示)。此外，在图14(b)的右侧，构图的n型半导体区904B成为钴硅化物栅电极。
另外，以上对构图的n型半导体区904B成为钴硅化物栅电极、构图的p型半导体区904A不被钴硅化物化而成为多晶硅电阻体的情况进行了说明，但是也可以使构图的p型半导体区904A成为钴硅化物栅电极，不使n型半导体区904B钴硅化物化而成为多晶硅电阻体。
(实施例10)下面，参照图15(a)和(b)说明本发明实施例10的半导体器件及其制造方法。
图15(a)和(b)是用于说明本发明实施例10的半导体器件及其制造方法的剖视图。
如图15(a)所示，在硅衬底1000上形成隔离1001。接着，在硅衬底1000之上形成第一氧化硅膜1002后，在该第一氧化硅膜1002之上淀积多晶硅膜1003。接着，以抗蚀图作为掩模，注入硼(B)离子，在多晶硅膜1003中形成p型半导体区1003A。接着，再以抗蚀图作为掩模，注入磷(P)离子，在多晶硅膜1003中形成n型半导体区1003B。然后，进行构图，形成构图的p型半导体区1003A和构图的n型半导体区1003B。
接着，如图15(b)所示，在硅衬底1000上，以构图的p型半导体区1003A和构图的n型半导体区1003B为掩模，掺杂杂质，形成低浓度杂质层1004。接着，在硅衬底1000上，在其全面淀积氮化硅膜，然后对该氮化硅膜进行各向异性蚀刻，从而在构图的p型半导体区1003A和构图的n型半导体区1003B的壁面上形成侧壁1005。然后，在硅衬底1000上，以构图的p型半导体区1003A和构图的n型半导体区1003B和侧壁1005为掩模，掺杂杂质，形成高浓度杂质层1006。
接着，对硅衬底1000进行热处理，将低浓度杂质层1004和高浓度杂质层1006活化。另外，关于构图的p型半导体区1003A或构图的n型半导体区1003B的形成，也可以在构图前，通过硼离子的注入形成，但是也可以在构图前不注入，在掺杂高浓度的杂质时，也向构图的p型半导体区1003A或构图的n型半导体区1003B掺杂。接着，在构图的p型半导体区1003A和构图的n型半导体区1003B之上形成第二氧化硅膜。
这时，构图的p型半导体区1003A和构图的n型半导体区1003B在上下左右由氧化膜即绝缘膜包围。对第二氧化硅膜不进行热处理，所以虽说是绝缘膜，但是漏电流密度高，所以第二氧化硅膜担负构图的p型半导体区1003A内的电荷的泄漏途径的任务，构图的p型半导体区1003A内的电荷通过第二氧化硅膜向第二氧化硅膜的外部放出。此外，虽然未图示，但是可以存在构图的p型半导体区1003A和构图的n型半导体区1003B相连接的区域。
接着，以抗蚀图作为掩模，进行使用缓冲氟酸的蚀刻，除去想形成电阻体的地方以外的第二氧化硅膜，形成氧化硅膜1007。这时，第二氧化硅膜担负泄漏途径的任务，p型半导体区1003A的电荷通过第二氧化硅膜向外部放出，所以能防止进行蚀刻时的多晶硅的消失现象的发生。
接着，通过在除去第二氧化硅膜的高浓度杂质层1006、构图的p型半导体区1003A、和构图的n型半导体区1003B上形成钴硅化物膜1008，能形成包含MOS晶体管和多晶硅电阻体的半导体器件。此外，因为氧化硅膜1007妨碍钴硅化物化，所以图15(b)的左侧变为多晶硅电阻体。此外，然后在多晶硅电阻体的两端的钴硅化物膜1008上形成接点(未图示)。此外，在图15(b)的右侧，构图的n型半导体区1003B成为钴硅化物栅电极。
此外，以上对构图的n型半导体区1003B成为钴硅化物栅电极、构图的p型半导体区1003A不被钴硅化物化而成为多晶硅电阻体的情况进行了说明，但是也可以使构图的p型半导体区1003A成为钴硅化物栅电极，并且使构图的n型半导体区904B不被钴硅化物化而成为多晶硅电阻体。
此外，关于在所述实施例1、3、5、7、9中说明的第二氧化硅膜，即使不使其膜厚变薄，如果漏电流密度提高就可以了，所以作为第二氧化硅膜，例如可以改变膜质或膜种类。此外，可以由具有2种以上漏电流密度的多个膜构成。
此外，在所述实施例1、3、5、7、9中说明的多晶硅之上淀积的氧化硅膜只要是绝缘膜就可以，所以可以是常压下形成的非掺杂的氧化硅膜(SA-NSG膜)、氮化硅膜、或减压下形成的TEOS膜等构成的氧化硅膜。
此外，作为在所述实施例2、4、6、8、10中说明的担负电荷泄漏途径的任务的氧化硅膜，考虑到漏电流密度高的在常压下形成的非掺杂氧化硅膜(SA-NSG膜)，但只要是漏电流密度高的绝缘膜，就可以是其它膜质或膜种类。例如，根据CVD绝缘膜的形成后的该绝缘膜的热压的有无，漏电流密度变化，当不进行热压时，取得高的漏电流密度。
如上所述，根据本发明的半导体器件的制造方法以及半导体器件，包含具有把导电型的半导体区内的电荷向外部放出的功能的绝缘膜，所以在湿蚀刻时，能防止导电型的半导体区内的任意部分露出时发生的多晶硅的消失现象。因此，防止由于多晶硅消失而产生的栅极开路的不良。此外，防止由于金属落入到多晶硅消失的地方而发生的栅极短路的不良原因，进而防止栅氧化膜的绝缘性下降，提高可靠性。
权利要求
1.一种半导体器件的制造方法，其特征在于包括在半导体衬底上形成第一绝缘膜的工序；除去所述第一绝缘膜的一部分的工序；在所述半导体衬底上的除去所述第一绝缘膜的一部分的区域中形成比所述第一绝缘膜的漏电流密度还高的第二绝缘膜的工序；在所述第一绝缘膜和所述第二绝缘膜的上面形成非掺杂型的半导体膜的工序；对所述非掺杂型的半导体膜的一部分掺杂杂质，形成以岛状分布的第一导电型的半导体区的工序；在所述第一导电型的半导体区和所述非掺杂型的半导体膜的上面形成第三绝缘膜的工序；通过湿蚀刻除去所述第三绝缘膜的一部分的工序；在所述第一导电型的半导体区的下部至少形成有所述第二绝缘膜。
2.根据权利要求1所述的半导体器件的制造方法，其中还具有对所述非掺杂型的半导体膜掺杂杂质，与所述第一导电型的半导体区相邻形成第二导电型的半导体区的工序；形成所述第三绝缘膜的工序是在所述第一导电型的半导体区、所述第二导电型的半导体区以及所述非掺杂型的半导体膜的上面上形成第三绝缘膜的工序；在所述第二导电型的半导体区的下部至少形成有所述第二绝缘膜。
3.根据权利要求1所述的半导体器件的制造方法，其中从所述第一导电型的半导体区到所述第一绝缘膜以及所述第二绝缘膜的外部的平均漏电流密度的绝对值，在所述第一导电型的半导体区和所述第一绝缘膜以及所述第二绝缘膜的外部的电位差的绝对值为1.5V时，至少在任意的极性下为1×10-10(A/mm2)以上。
4.根据权利要求2所述的半导体器件的制造方法，其中从所述第二导电型的半导体区到所述第一绝缘膜以及所述第二绝缘膜的外部的平均漏电流密度的绝对值，在所述第二导电型的半导体区和所述第一绝缘膜以及所述第二绝缘膜的外部的电位差的绝对值为1.5V时，至少在任意的极性下为1×10-10(A/mm2)以上。
5.根据权利要求1所述的半导体器件的制造方法，其中所述湿蚀刻是使用含氟类离子的药液进行。
6.一种半导体器件的制造方法，其特征在于包括在半导体衬底上形成第一绝缘膜的工序；在所述第一绝缘膜的上面形成非掺杂型的半导体膜的工序；对所述非掺杂型的半导体膜的一部分掺杂杂质，形成以岛状分布的第一导电型的半导体区的工序；至少在所述第一导电型的半导体区的上面形成比所述第一绝缘膜的漏电流密度还高的第二绝缘膜的工序；通过湿蚀刻除去所述第二绝缘膜的一部分的工序。
7.根据权利要求6所述的半导体器件的制造方法，其中还具有对所述非掺杂型的半导体膜掺杂杂质，与所述第一导电型的半导体区相邻地形成第二导电型的半导体区的工序；形成所述第二绝缘膜的工序是至少在所述第一导电型的半导体区和所述第二导电型的半导体区的上面形成所述第二绝缘膜的工序。
8.根据权利要求6所述的半导体器件的制造方法，其中从所述第一导电型的半导体区到所述第二绝缘膜的外部的平均漏电流密度的绝对值在所述第一导电型的半导体区和所述第二绝缘膜的外部的电位差的绝对值为1.5V时，至少在任意的极性下为1×10-10(A/mm2)以上。
9.根据权利要求6所述的半导体器件的制造方法，其中所述湿蚀刻是使用含氟类离子的药液进行。
10.一种半导体器件的制造方法，其特征在于包括在半导体衬底上形成第一绝缘膜的工序；除去所述第一绝缘膜的一部分的工序；在所述半导体衬底上的除去所述第一绝缘膜的一部分的区域中形成比所述第一绝缘膜的漏电流密度还高的第二绝缘膜的工序；在所述第一绝缘膜和所述第二绝缘膜的上面上形成非掺杂型的半导体膜的工序；对所述非掺杂型的半导体膜掺杂杂质，形成导电型的半导体区的工序；除去所述导电型的半导体区的一部分和所述非掺杂型的半导体膜，形成构图的导电型的半导体区的工序；在所述第一绝缘膜和所述第二绝缘膜之上，覆盖所述构图的导电型的半导体区形成第三绝缘膜的工序；通过湿蚀刻除去所述第三绝缘膜的一部分的工序；在所述构图的导电型的半导体区的下部至少形成有所述第二绝缘膜。
11.根据权利要求10所述的半导体器件的制造方法，其中形成所述导电型的半导体区的工序包含形成第一导电型的半导体区后，与所述第一导电型的半导体区相邻地形成第二导电型的半导体区的工序。
12.根据权利要求10所述的半导体器件的制造方法，其中从所述导电型的半导体区到所述第一绝缘膜以及所述第二绝缘膜的外部的平均漏电流密度的绝对值，在所述构图的导电型的半导体区和所述第一绝缘膜以及所述第二绝缘膜的外部的电位差的绝对值为1.5V时，至少在任意的极性下为1×10-10(A/mm2)以上。
13.根据权利要求10所述的半导体器件的制造方法，其中所述湿蚀刻是使用含氟类离子的药液进行。
14.一种半导体器件的制造方法，其特征在于包括在半导体衬底上形成第一绝缘膜的工序；在所述第一绝缘膜的上面形成非掺杂型的半导体膜的工序；对所述非掺杂型的半导体膜掺杂杂质，形成导电型的半导体区的工序；除去所述导电型的半导体区的一部分和所述非掺杂型的半导体膜，形成构图的导电型的半导体区的工序；在所述第一绝缘膜上，覆盖所述构图的导电型的半导体区形成比所述第一绝缘膜的漏电流密度还高的第二绝缘膜的工序；通过湿蚀刻除去所述第二绝缘膜的一部分的工序。
15.根据权利要求14所述的半导体器件的制造方法，其中所述导电型的半导体区由第一导电型的半导体区和第二导电型的半导体区构成。
16.根据权利要求14所述的半导体器件的制造方法，其中从所述导电型的半导体区到所述第二绝缘膜的外部的平均漏电流密度的绝对值在所述构图的导电型的半导体区和所述第二绝缘膜的外部的电位差的绝对值为1.5V时，至少在任意的极性下为1×10-10(A/mm2)以上。
17.根据权利要求14所述的半导体器件的制造方法，其中所述湿蚀刻是使用含氟类离子的药液进行。
18.一种半导体器件，其特征在于包括形成在半导体衬底上的第一绝缘膜；形成在所述第一绝缘膜的上面上的导电型的半导体膜；形成在所述导电型的半导体膜之上，使该导电型的半导体膜的上面的两端部露出的第二绝缘膜；形成在所述导电型的半导体膜的上面的两端部上的导电膜；所述第二绝缘膜比所述第一绝缘膜的漏电流密度高。
19.根据权利要求18所述的半导体器件，其中所述第二绝缘膜是氧化硅膜、氮化硅膜、在常压下形成的非导电型的氧化硅膜、在减压下形成的TEOS膜或热氧化膜。
20.根据权利要求18所述的半导体器件，其中所述第二绝缘膜与所述第一绝缘膜相比，膜厚薄。
21.根据权利要求18所述的半导体器件，其中所述第二绝缘膜与所述第一绝缘膜相比，膜密度低。
22.根据权利要求18所述的半导体器件，其中所述导电膜是金属硅化物膜或高熔点金属膜。
23.根据权利要求18所述的半导体器件，其中所述漏电流密度的绝对值，当所述导电型的半导体膜和所述第二绝缘膜的外部的电位差的绝对值为1.5V时，至少在任意的极性下为1×10-10(A/mm2)以上。
24.一种半导体器件，其特征在于包括在半导体衬底上彼此挨着形成的第一绝缘膜和第二绝缘膜；形成在所述第一绝缘膜和所述第二绝缘膜的上面的导电型的半导体膜；在所述导电型的半导体膜之上形成的使该导电型的半导体膜上面的两端部露出的第三绝缘膜；形成在所述导电型的半导体膜上面的两端部之上的导电膜；所述第二绝缘膜比所述第一绝缘膜的漏电流密度高。
25.根据权利要求24所述的半导体器件，其中所述第二绝缘膜与所述第一绝缘膜相比，膜厚薄。
26.根据权利要求24所述的半导体器件，其中所述导电膜是金属硅化物膜或高熔点金属膜。
27.根据权利要求24所述的半导体器件，其中所述漏电流密度的绝对值当所述导电型的半导体膜和所述第一绝缘膜以及第二绝缘膜的外部的电位差的绝对值为1.5V时，至少在任意的极性下为1×10-10(A/mm2)以上。
全文摘要
一种半导体器件的制造方法以及半导体器件，所述制造方法包括在半导体衬底上形成第一绝缘膜的工序；除去第一绝缘膜的一部分的工序；在半导体衬底上的除去第一绝缘膜的一部分的区域中形成比第一绝缘膜的漏电流密度还高的第二绝缘膜的工序；在第一绝缘膜和第二绝缘膜的上面上形成非掺杂型的半导体膜的工序；对非掺杂型的半导体膜的一部分掺杂杂质，形成以岛状分布的第一导电型的半导体区的工序；在第一导电型的半导体区和非掺杂型的半导体膜的上面形成第三绝缘膜的工序；通过湿蚀刻除去第三绝缘膜的一部分的工序。在第一导电型的半导体区的下部至少形成有第二绝缘膜。根据本发明，能够提供防止多晶硅消失的现象的半导体装置的制造方法。
文档编号H01L21/8234GK1518061SQ20041000156
公开日2004年8月4日 申请日期2004年1月13日 优先权日2003年1月14日
发明者仙石直久, 松元道一, 一 申请人:松下电器产业株式会社