专利名称：半导体电子器件的制作方法
技术领域：
本发明涉及使用氮化物系化合物半导体的半导体电子器件。
背景技术：
使用氮化物系化合物半导体，例如GaN系化合物半导体的场效应晶体管(以下称GaN系FET)是可以在近400℃的温度环境下也不发生热失控地工作的FET，因而作为高温工作的固体元件正引人注目。对于GaN系材料，要制造像Si晶体、GaAs晶体、InP晶体那样的大直径的单晶衬底是困难的。因此，难以用GaN单晶衬底进行GaN系材料的晶体层的外延生长，以形成GaN系FET的层结构。因此，在制造GaN系FET时，用如下的方法进行GaN系材料的晶体层生长。以在图3中作为概略图示出的横型GaN系FET为例说明此例。
首先，在作为晶体生长用的衬底的由蓝宝石构成的单晶衬底1上，用MOCVD法等外延晶体生长法，通过合适地选定晶体生长时的成膜条件(例如生长温度为500～600℃)使以GaN单晶为主体的中间层2在衬底1上成膜。
然后，在该中间层2上继续进行GaN的外延晶体生长，形成缓冲层3、电子渡越层4、电子供给层5和接触层6。之后，在该半导体叠层结构上形成为欧姆结的源电极7a和漏电极7c以及为肖特基结或为MIS(金属-绝缘体-半导体)结的栅电极7b，制成图3所示的横型GaN系FET。
但是衬底1与GaN单晶的晶格常数显著地不同，在该中间层2上存在由它与衬底1之间的较大的晶格失配引起的在膜厚方向垂直延伸的位错缺陷。半导体叠层结构中的位错密度通常为1×109～1×1010cm-2左右的值。然后，在中间层2上形成由电子渡越层4、电子供给层5和接触层6构成的半导体叠层结构。在上述叠层结构的FET的情况下，在上述中间层2中存在的位错缺陷直接在膜厚方向(纵方向)上传播至用于发挥FET功能的GaN晶体的半导体叠层结构中，该位错缺陷的存在数量例如在半导体叠层结构的1μm见方的平面内为100个左右。因此，形成该半导体叠层结构的GaN晶体呈现质量差劣的状况。
以往，在使用氮化物系化合物半导体的电子器件中，由于位错缺陷等原因电流在电子渡越层以外的部分流过，存在因该泄漏电流而不能得到良好的夹断特性的问题。
于是，尝试了各种抑制作为该泄漏电流发生的原因之一的位错缺陷的方法。例如，在特开2003-059948号公报中提出了在硅衬底上设置将由AlN构成的层与由GaN构成的层交替层叠多层的结构的缓冲层，来抑制位错缺陷的方法。但是，用该方法也不能充分降低泄漏电流，不能得到良好的夹断特性。
专利文献1特开2003-059948号公报发明内容于是，本发明的目的在于解决上述课题，提供夹断特性优良的、使用氮化物系化合物半导体的半导体电子器件。
发明的技术方案1是使用氮化物系化合物半导体的半导体电子器件，其特征在于至少具有衬底；由缓冲层、电子渡越层和电子供给层构成的半导体叠层结构；以及电极，上述缓冲层包含组成式为AlxInyGa1-x-yAsuPvN1-u-v(0≤x≤1，0≤y≤1，x+y≤1，0≤u＜1，0≤v＜1，u+v＜1)的第1层和组成式为AlaInbGa1-a-bAscPdN1-c-d(0≤a≤1，0≤b≤1，a+b≤1，0≤c＜1，0≤d＜1，c+d＜1)的第2层，并且上述第1层与上述第2层的带隙不同，以及上述缓冲层中的2维电子气密度在5×1012cm-2以下。
发明的技术方案2，如技术方案1的发明，其特征在于上述第1层每层的厚度在0.5nm以上20nm以下，以及上述第2层每层的厚度在0.5nm以上20nm以下。
发明的技术方案3，如技术方案1或技术方案2的发明，其特征在于上述第2层的带隙比上述第1层的带隙大，并且当上述第2层的Al组分a在0.5以上时上述第2层的厚度在1nm以上10nm以下。
发明的技术方案4，如技术方案1至3的任何一项发明，其特征在于上述缓冲层含有1×1016cm-3以上1×1021cm-3以下的Mg，或Be，或Zn，或C。
发明的技术方案5，如技术方案1至4中的任何一项发明，其特征在于上述缓冲层包含多层上述第1层和多层上述第2层，上述第1层和上述第2层交替层叠。
发明的技术方案6，如技术方案1至5中的任何一项发明，其特征在于在流过1安培以上的电流，或者在施加100伏特以上的电压时使用。
发明效果本发明借助于用材料不同的二层以上的层形成缓冲层，抑制了在两层的接触面附近的带隙中较小的层中积累的2维电子气为其根源的泄漏电流，可以提供夹断特性优良的、使用GaN系化合物半导体的半导体电子器件。
特别是在1安培以上的大电流输出时，或者在施加100伏特以上的高电压时，夹断特性优良、破坏电压高，效果显著。
图1是示出本发明实施例1的半导体电子器件的例子的图。
图2是示出本发明实施例2的半导体电子器件的例子的图。
图3是示出现有例的半导体电子器件的结构的图。
具体实施例方式
下面根据附图所示的实施例对本发明进行说明。本发明的半导体电子器件至少具有衬底；由缓冲层、电子渡越层和电子供给层构成的半导体叠层结构；以及电极，缓冲层由第1层和第2层构成。另外，在衬底与缓冲层之间可以有中间层，在电子供给层与电极之间可以有用于降低接触电阻的接触层。还有，作为晶体生长用的衬底可以使用蓝宝石、SiC、Si、GaAs或GaP等材料构成的衬底。
实施例1图1是示出本发明实施例1的第1层和第2层各为1层的半导体电子器件的例子的图。
下面详细说明其结构。
电子器件100由如下部分构成硅衬底1；由GaN构成的中间层2；由GaN构成的缓冲层3；由GaN构成的电子渡越层4；由AlGaN构成的电子供给层5；由GaN构成的接触层6；由Al/Ti/Au构成的源电极7a；由Pt/Au构成的栅电极7b；以及由Al/Ti/Au构成的漏电极7c。
这里，缓冲层3包含由GaN构成的第1层3a和由AlGaN构成的第2层3b，它们以第1层3a、第2层3b的顺序在中间层2上各形成1层。
另外，存在第2层3b的带隙比第1层3a的大的关系。
在缓冲层3上依次形成电子渡越层4和电子供给层5，构成半导体叠层结构，进而隔着用于减小该结构与电极的接触电阻的接触层6形成由Al/Ti/Au构成的源电极7a，由Al/Ti/Au构成的漏电极7c。不通过接触层6直接在电子供给层5上形成由Pt/Au构成的栅电极7b。
本发明以上述方式构成，下面详细说明其制造方法和作用。
生长设备使用MOCVD设备，衬底使用用氢氟酸等进行过化学腐蚀的硅衬底1。
将硅衬底1引入至MOCVD设备内，用涡轮泵抽真空将MOCVD设备内的真空度抽至1×10-6hPa以下后，使真空度为100hPa，并将衬底升温至800℃。在温度稳定后使衬底1以900rmp的速度旋转，以58μmol/min的流量将原料三甲基镓(TMG)，以12l/min的流量将NH3引入至衬底1的表面，进行由GaN构成的中间层2的生长。生长时间为4分钟，中间层2的膜厚为50nm左右。
接着，在将衬底温度升至1030℃后，以58μmol/min的流量将三甲基镓(TMG)，以12l/min的流量将NH3，以0.01μmol/min的流量将双环戊二烯基镁(CP2Mg)引入至中间层2上，进行由GaN构成的第1层3a的生长。生长时间为100秒，第1层3a的膜厚为50nm。另外，Mg的添加量为1×1018cm-3。
接着，以29μmol/min的流量将三甲基镓(TMG)，以29μmol/min的流量将三甲基铝(TMA)，以12l/min的流量将NH3，以0.01μmol/min的流量将双环戊二烯基镁(CP2Mg)引入至第1层3a上，进行由Al0.5Ga0.5N构成的第2层3b的生长。生长时间为40秒，第2层3b的膜厚为20nm。另外，Mg的添加量为1×1018cm-3。
这样，借助于插入作为缓冲层3的，材料不相同的层(3a、3b)可以得到使从下方传播来的位错缺陷的方向弯曲，从而抑制向生长方向传播的效果。
这样一来，将位错缺陷抑制到了1×108cm-2左右，由此得到位错缺陷少的AlGaN/GaN异质结构。
之后，以58μmol/min的流量将三甲基镓(TMG)，以12l/min的流量将NH3引入至缓冲层3上，进行由GaN构成的电子渡越层4的生长。生长时间为1000秒，电子渡越层4的膜厚为500nm。
接着，以41μmol/min的流量将三甲基镓(TMG)，以17μmol/min的流量将三甲基铝(TMA)，以12l/min的流量将NH3引入，进行由AlGaN构成的电子供给层5的生长。生长时间为40秒，电子供给层5的膜厚为20nm。
再以58μmol/min的流量将三甲基镓(TMG)，以0.01μmol/min的流量将SiH4，以12l/min的流量将NH3引入，在电子供给层5上进行由GaN构成的接触层6的生长。接触层6的生长时间为40秒，接触层6的膜厚为20nm。接着，借助于蒸镀，在接触层6上形成源电极7a和漏电极7c，在电子供给层5上形成栅电极7b。
在源电极7a与漏电极7c之间施加电压，对栅电极7b施加反向电压测量了夹断特性。其结果是，对栅电极7b施加的电压为-3V时发生夹断。夹断状态时的耐压为523V。
接着，为了测定泄漏电流，制成了测试用样品。通过腐蚀除掉接触层6、电子供给层5和电子渡越层4，在缓冲层3上形成了2个欧姆电极。在2个电极之间施加电压，对泄漏电流进行测定的结果是0.1μA。与用现有的方法制作成的半导体电子器件的泄漏电流100μA相比，该值为其1/1000左右。
实施例2其次，说明本发明的实施例2。图2是示出本发明实施例2的第1层和第2层各为30层的半导体电子器件的例子的图。
下面详细说明其结构。
电子器件200由硅衬底1、中间层2、缓冲层3、第1层3an和第2层3bn、电子渡越层4、电子供给层5、接触层6、源电极7a、栅电极7b以及漏电极7c构成。
在硅衬底1之上的中间层2上交替地各形成30层第1层3a和第2层3b。这里，称构成第1层3a的各层为3a1、3a2、...、3a30，称构成第2层3b的各层为3b1、3b2、...、3b30。
另外，存在第2层3b的带隙比第1层3a的大的关系。
在缓冲层3上依次形成电子渡越层4和电子供给层5，构成叠层结构，进而隔着用于减小该结构与电极的接触电阻的接触层6形成由硅化钽构成的源电极7a，由硅化钽构成的漏电极7c。不通过接触层6直接在电子供给层5上形成由Pt/Au构成的栅电极7b。
另外，形成第1层3a的各半导体层3a1、3a2、...、3a30的带隙只要比形成第2层3b的各半导体层3b1、3b2、...、3b30的小就可以，这些带隙不一定要相同。
同样，形成第2层3b的各半导体层3b1、3b2、...、3b30的带隙只要比形成第1层3a的各半导体层3a1、3a2、...、3a30的大就可以，这些带隙不一定要相同。
本发明以上述方式构成，下面详细说明其制造方法和作用。制造方法基本上与实施例1的相同，但有如下的不同。
形成中间层2后，将衬底温度升至1030℃。以58μmol/min的流量将三甲基镓(TMG)，以12l/min的流量将NH3，以0.01μmol/min的流量将双环戊二烯基镁(CP2Mg)引入至中间层2上，进行由GaN构成的第1层3a1的生长。生长时间为20秒，第1层3a1的膜厚为10nm。另外，Mg的添加量为1×1018cm-3。
接着，以29μmol/min的流量将三甲基镓(TMG)，以29μmol/min的流量将三甲基铝(TMA)，以12l/min的流量将NH3，以0.01μmol/min的流量将双环戊二烯基镁(CP2Mg)引入，进行由Al0.5Ga0.5N构成的第2层3b1的生长。生长时间为20秒，第2层3b1的膜厚为10nm。另外，Mg的添加量为1×1018cm-3。
以3a1、3b1、3a2、3b2、...、3a30、3b30这样的顺序交替地重复进行这些第1层3a生长和第2层3b的生长，各形成30层。
在第2层3b30上形成的电子渡越层4，电子供给层5，接触层6以及电极7a、7b、7c的制造工序与实施例1的相同。
用与实施例1的情形相同的方法，对夹断特性进行测量的结果是，对栅电极7b施加的电压为-3V时发生夹断。这时，夹断状态下的耐压为648V。
另外。泄漏电流降低至为5nA左右。与在实施例1中制作成的半导体电子器件100nA的泄漏电流相比，此值为其1/20左右。
另外，为了降低泄漏电流，缓冲层3最好是电中性的。但是，GaN系化合物半导体中的残留杂质通常为1×1016cm-3左右，最低也是1×1015cm-3左右，呈n型导电性，因此，为了补偿该n型载流子而添加的p型杂质的浓度最低需要1×1014cm-3左右，但是，实际上p型杂质的激活率差，因而需要1×1018cm-3左右的p型杂质。于是，在本实施例中作为p型杂质添加了1×1018cm-3的Mg。另外，当为了补偿而添加的p型杂质的量超过1×1021cm-3时，就成为了p型，因而最好使p型杂质的量在1×1021cm-3以下。
实施例3其次说明本发明的实施例3。实施例3的结构与实施例1的相同，另外，制造方法也与实施例1的大致相同，但改变了第1层和第2层的生长时间，从而改变了第1层和第2层的厚度，这一点与实施例1不同。
表1示出了用与实施例1的情形相同的方法测定的改变了膜厚时的泄漏电流和利用CV测定测定出的2维电子气密度。
实施例4其次说明本发明的实施例4。实施例4的结构与实施例1的相同，另外，制造方法也与实施例1的大致相同，但改变了在生长第2层时引入的三甲基铝(TMA)的量，从而改变了第2层的Al组分，这一点与实施例1不同。
表2示出了用与实施例1的情形相同的方法测定的，改变了第2层的Al的量时的泄漏电流。
另外，本发明不限于上述的实施例。例如，在实施例中将第1层与第2层的厚度制得相同，但两者的厚度也可以不同。另外，在实施例中用GaN作第1层材料，用AlGaN作第2层材料，也可以用InGaN作第1层材料，用AlGaN作第2层材料，或者用InGaN作第1层材料，用GaN作第2层材料。另外，在实施例中采用了由Pt/Au构成的栅电极，也可以采用Pd、W、Ni等单质或将它们组合而构成的栅电极。
产业上利用的可能性按照本发明，可以减小半导体电子器件的泄漏电流，提高耐压，特别是可以制造在高耐压、低通态电阻(注ON-Resistance)下工作的，夹断特性优良的半导体电子器件。
权利要求
1.一种使用氮化物系化合物半导体的半导体电子器件，其特征在于至少具有衬底；由缓冲层、电子渡越层和电子供给层构成的半导体叠层结构；以及电极，上述缓冲层包含由组成式为AlxInyGa1-x-yAsuPvN1-u-v(0≤x≤1，0≤y≤1，x+y≤1，0≤u＜1，0≤v＜1，u+v＜1)的第1层和由组成式为AlaInbGa1-a-bAscPdN1-c-d(0≤a≤1，0≤b≤1，a+b≤1，0≤c＜1，0≤d＜1，c+d＜1)的第2层，并且上述第1层与上述第2层的带隙能量不同，上述缓冲层中的2维电子气密度在5×1012cm-2以下。
2.如权利要求1所述的半导体电子器件，其特征在于上述第1层每层的厚度在0.5nm以上20nm以下，上述第2层每层的厚度在0.5nm以上20nm以下。
3.如权利要求1或2的任何1项所述的半导体电子器件，其特征在于上述第2层的带隙比上述第1层的带隙大，并且当上述第2层的Al组分a在0.5以上时，上述第2层的厚度在1nm以上10nm以下。
4.如权利要求1至3的任何1项所述的半导体电子器件，其特征在于上述缓冲层含有1×1016cm-3以上1×1021cm-3以下的Mg、或Be、或Zn、或C。
5.如权利要求1至4的任何1项所述的半导体电子器件，其特征在于上述缓冲层包含多层上述第1层和多层上述第2层，上述第1层和上述第2层交替层叠。
6.如权利要求1至5的任何1项所述的半导体电子器件，其特征在于在流过1安培以上的电流，或者在施加100伏特以上的电压时使用。
全文摘要
本发明在于提供夹断特性优良的、使用氮化物系化合物半导体的电子器件。在由氮化物系化合物半导体构成的电子器件的衬底上，交替层叠多层不同材料的薄缓冲层，通过抑制材料不同的缓冲层接触面附近带隙较小的层中的2维电子气的积累，抑制了泄漏电流的发生。
文档编号H01L29/778GK1595659SQ20041003141
公开日2005年3月16日 申请日期2004年3月29日 优先权日2003年9月5日
发明者吉田清辉 申请人:古河电气工业株式会社