专利名称：金属联机结构及其制造方法
技术领域：
本发明是关于半导体制程，特别有关于一种钨-铜内联机结构以及其制造方法。
背景技术：
在芯片制造中，金属联机制程(Metallization)一般指在介电层上形成图案化金属层，作为导线与插塞以形成集成电路中的内联机结构。而随着组件电路的高度积集化，内联机结构中的阻值(resistance)与寄生电容(parasitic capacitance)也随之增加，因此延缓了信号的传送。目前，应用所谓的镶嵌(damascene)或双镶嵌(dual-damascene)制程来形成铜内联机，以取代现有常用的铝联机，以降低内联机结构中的导线阻值。简要来说，镶嵌式的金属联机制程，通常在半导体芯片表面上预先蚀刻好的介层洞(via)或沟槽(trench)中，以沉积的方式，将导电材料，例如铜金属或其合金填入该些凹槽中以形成内联机结构。
而多重金属内联机结构的发展，也需在两两金属层间形成大量的介层洞以填充金属插塞而构成电路连结。用来将芯片上的半导体组件与第一金属层连结者，一般则称为接触插塞(contact plugs)。最常用来作为接触插塞材料的为金属钨(W)。金属钨作为接触插塞的优点在于其可以藉由化学气相沉积法(chemical vapor deposition，CVD)，均匀的沉积于高深/宽比的介层洞内。此外，钨金属的电致迁移(electromigration)问题也较少，并且同时可作为硅层与第一金属层间的阻障层(barrier)以避免其相互影响。
图1所示为一种现有的接触插塞结构。在硅基底100上具有一MOS组件，包含一栅极结构110，源极/漏极区112/114，以及覆盖于源极/漏极上的金属硅化物层113与115。MOS结构表面被相当厚的氧化物层120完全覆盖，而钨插塞124则位于氧化物层120中，与源极/漏极112与114上的金属硅化物层113与115连结。而在钨插塞124与氧化物层120则可更设置一附着层122。而在氧化物层120上，更覆盖另一氧化物层130。而介层洞插塞134则设置于该氧化物层130中，与其下的钨插塞124连结。同样的，此钨介层洞插塞134与氧化物层130之间亦可设置一附着层132。在现有技术中，通常在氧化物层130与介层洞插塞134表面覆盖一蚀刻终止层136，接着再于其上形成一层间介电层(inter-layer dielectric，ILD)140。而在此介电层140中，则形成金属线144作为第一金属层，与其下的钨插塞134连结。而金属线144与氧化物层及介电层140间需以扩散阻障层142相隔。一般而言，金属线144常以铜镶嵌制程形成，而以Ti/TiN材料作为附着层122与132，而以Ta/TaN作为扩散阻障层142的材料。
在美国专利第6140224号中也揭露一种形成钨插塞的方法，其中藉由一研磨终止层以防止在进行化学机械研磨(CMP)时可能形成的碟陷问题(dishing)。
一般而言，上述现有的钨-铜内联机结构仍受限于高介电常数的蚀刻终止层，如SiN，也因此延迟了导线讯号的传播。
发明内容
本发明的目的在于提供一种可降低阻-容延迟(resistance-capacitydelay)的钨-铜内联机结构，以及该结构的制造方法。
为了达成该目的，本发明提供一种采用含碳-硅薄膜作为层间介电层的内联机结构。在具有导电区，例如具有自对准金属镍硅化物层的半导体基底上，先覆盖一绝缘层，而该绝缘层上具有一开口。接着以导电插塞，如钨插塞，填充该开口使其与其下的导电区成电性连结。接着在该绝缘层与钨插塞表面覆盖一含硅-碳薄膜与一低介电常数介电层，而在其上形成一沟槽。该沟槽中则填充铜金属或铜合金形成导线，以与其下的导电插塞成电性连结。
图1所示为一种现有的接触插塞内连结结构的剖面图。
图2至图6所示为根据本发明的一种钨-铜内联机结构的制造流程剖面图。
符号说明图1100半导体基底、110栅极、112/114源极/漏极、113、115金属硅化物层、120氧化物层、122附着层、124钨插塞、130氧化物层、132附着层、134钨插塞、136蚀刻终止层、140层间介电层、142扩散阻障层、144金属线图2至图6
200半导体基底、212/214源极/漏极、213、215自对准金属硅化物层、、216导电区、220绝缘层、221接触开口、222内衬层、224钨插塞、230含硅-碳蚀刻终止层、240介电层、241沟槽、242扩散阻障层、244铜金属/铜合金导线、250含硅-碳蚀刻终止层。
具体实施例方式
为了让本发明的上述目的、特征、及优点能更明显易懂，以下配合所附图式，作详细说明如下在本说明书中，诸如“覆盖于基底表面”、“在某层之上”或“覆盖于某薄膜上”等用词，仅用以定义半导体结构中各层间的相关位置，并非据以限定其中不存在中间层或夹层。因此，此等用语可能代表两层间直接相接，或以一夹层形成非直接接触式连结，或者指特定的复合层(laminated layer)。
图2至图6所示为根据本发明的一实施例中，一钨-铜内联机结构的制造流程剖面图。
参见图2，在一半导体基底200，例如一硅基底或一硅化锗基底上，先形成一MOS结构。该MOS结构的源极/漏极212与214上，更以自对准制程形成自对准金属硅化物层(metal silicide)213与215。另外，在该半导体基底200的另一区域，则设置有一导电区216。该导电区216可为掺杂的半导体层、多晶硅层、自对准金属硅化物层(metal silicide)、金属层、合金层、金属化合物层或其混合层。而较佳的自对准金属硅化物为自对准硅化镍(nickelsilicide)。而半导体基底200表面则覆盖一绝缘层220。较佳的绝缘层220为由常压、低压或电浆强化型化学气相沉积法(APCVD、LPCVD或PECVD)形成的未掺杂硅玻璃(undoped silicate glass，USG)或掺杂硅玻璃。
接着进行微影制程蚀刻该绝缘层220，以于其上形成接触开口(contactopening)或接触洞221，露出绝缘层220下的自对准金属硅化物层213与215，以及导电区216。接触开口221的较佳宽度不超过900。接着可选择性地在绝缘层220表面与接触开口221内壁上先涂布一附着层(adhesion layer)，以作为内衬层(lining layer)222，以增进绝缘层220与后续的钨插塞间的附着度。较佳的内衬层222可为TiN或Ti，或其复合层，此类材料可同时作为扩散阻隔层，以阻绝后续形成的钨插塞扩散至绝缘层220中。接着，如图3所示，利用化学气相沉积法(CVD)在接触开口221中填入导电材料，较佳者为钨，而形成钨接触插塞(tungsten contact plug)224。对于具有高深宽比(high aspectratio)的接触开口，例如宽度小于950的接触开口221而言，化学气相沉积法可以提供良好的的填洞效果。接着，进行一平坦化制程，以去除绝缘层220表面多余的钨金属层与附着层222，而在绝缘层220中形成钨接触插塞224，与其下的自对准金属硅化物层213与215以及导电区216等互相连结。
接着参见图4，在平坦化后的绝缘层220表面与钨插塞224上形成一含硅-碳薄膜(silicon carbon-containing film)230。较佳的含硅-碳薄膜230可为碳含量超过20％的硅碳化物(silicon carbide)薄膜，例如SiC、SiCO或SiCON，其较佳的厚度不超过500，而其厚度降低也有助于降低电容，而增加电子讯号的传导速度。硅碳化物薄膜可以藉由电浆辅助型化学气相沉积法(PECVD)，以Si(CH3)4或SiH(CH3)3为源材料(source material)形成。含硅-碳薄膜230主要作为后续沟槽蚀刻制程的蚀刻终止层，同时也可作为低介电常数介电层与绝缘层220间(如未掺杂硅玻璃层)的附着层。硅碳化物的介电常数(k)约介于4～5，低于现有的蚀刻终止层，如氮化硅(k＝7～8)等。因此，采用硅碳化物薄膜作为蚀刻终止层，可降低介电层层间与内联机结构间的介电常数值，也有助于降低其内联机结构的阻-容延迟(RC delay)。
仍参见图4，接着在含硅-碳薄膜230上，覆盖一介电层240。较佳的介电层240的介电常数低于3.0，例如有机硅玻璃(organosilicate glass，OSGs)，如美商应用材料公司提供的黑钻石(Black Diamond)材料，其介电常数约介于2.6-2.8。其它低介电常数材料尚包括旋涂涂布法(spin-on method)形成的硅玻璃(spin-on-glass，SOGs)，可利用酒精可溶的硅氧烷(siloxanes)或硅酸盐(silicates)以旋涂式涂布(spin-deposited)后，经烘烤成多孔洞的氧化硅结构。低介电常数介电层240亦可采用其它无机低介电常数材料。在一实施例中，低介电常数介电层240可以藉由化学气相沉积法或旋涂涂布法形成。
接着参见图5，以微影制程蚀刻低介电常数介电层240，以含硅-碳薄膜230作为蚀刻终止层，以在其上形成沟槽241，并可控制沟槽241的深度。而在蚀刻出沟槽241后，可藉由调整蚀刻的配方(recipe)，移除其底部的蚀刻终止层230而露出其下的钨插塞224。沟槽241的较佳宽度则小于1300。在较佳情况中，在该低介电常数介电层240表面与沟槽241的内壁中，先顺应性(conformal)沉积形成一扩散阻障层(diffusion barrier layer)242。扩散阻障层242可以为由化学气相沉积法(CVD)或离子化金属电浆物理气相沉积法(ionized metalplasma PVD)所形成的Ta或TaN，或者其它的金属氮化物，如WN等，用以阻挡后续形成的铜导线扩散到介电层240中。
最后参见图6，在沟槽241中，填入铜金属或铜合金，以形成导线。铜金属或铜合金可以藉由化学气相沉积法、物理气相沉积法及/或电镀法(plating)等填入沟槽241中。在一实施例中，可先以化学气相沉积法、物理气相沉积法、常压化学气相沉积法及/或湿式电镀法，先在沟槽241内壁的扩散阻障层242上先形成一薄薄的铜晶种层(未显示)后，再填入铜金属或铜合金形成导线结构。
最后，介电层240表面多余的铜金属层或铜合金层，则藉由化学机械研磨(CMP)进行平坦化制程去除，而形成一平坦化的介电层240与铜导线244，以进行后续的内联机制程。而所形成的铜或铜合金导线244则与其下的钨插塞224成电性连结，构成连结电路。接着，可以再覆盖一含硅-碳薄膜250于该介电层240与铜导线244的表面，作为后续内联机制程的蚀刻终止层。与上述方法相似，介电常数值较低的含硅-碳薄膜250(k＝4～5)可作为后续制程的蚀刻终止层，以及介电层240与后续介电层间的附着层，同时作为铜导线244与后续介电层间的扩散阻障层，而硅-碳薄膜厚度降低时也有助于降低层间电容，而增加电子讯号的传导速度。
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何熟习此技艺者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视所附的权利要求范围所界定者为准。
权利要求
1.一种金属联机结构，其特征在于，包含一半导体基底，其上具有一导电区；一绝缘层覆盖于该半导体基底表面，其上具有一开口以露出该导电区；一导电插塞，填满该开口以与该导电区形成电性连结；一含硅-碳薄膜，覆盖于该绝缘层与该导电插塞上；一低介电常数介电层，覆盖于该含硅-碳薄膜上；一沟槽，位于该低介电常数介电层于该含硅-碳薄膜中；以及一铜金属或铜合金层，填满该沟槽，以与该导电插塞成电性连结。
2.根据权利要求1所述的金属联机结构，其特征在于，该导电插塞包含钨金属。
3.根据权利要求1所述的金属联机结构，其特征在于，该导电区包含自对准金属硅化物。
4.根据权利要求3所述的金属联机结构，其特征在于，该自对准金属硅化物为一自对准硅化镍层。
5.根据权利要求1所述的金属联机结构，其特征在于，该半导体基底包含硅锗化物。
6.根据权利要求1所述的金属联机结构，其特征在于，该绝缘层包含氧化硅。
7.根据权利要求1所述的金属联机结构，其特征在于，该含硅-碳薄膜为硅氮化物。
8.根据权利要求1所述的金属联机结构，其特征在于，该含硅-碳薄膜含量高于20％，且厚度小于500。
9.根据权利要求1所述的金属联机结构，其特征在于，该低介电常数介电层的介电常数小于3.0。
10.根据权利要求1所述的金属联机结构，其特征在于，该低介电常数介电层包含无机薄膜及/或有机薄膜。
11.根据权利要求1所述的金属联机结构，其特征在于，该开口的宽度小于900，而该沟槽的宽度小于1300。
12.根据权利要求1所述的金属联机结构，其特征在于，该内衬层包含Ta及/或TaN。
13.根据权利要求1所述的金属联机结构，其特征在于，更包含一第二含硅-碳薄膜，厚度小于500，覆盖于该铜金属或铜合金层上。
全文摘要
一种利用含硅－碳薄膜作为介电层的中间层的钨－铜内联机结构。在具有导电区的半导体基底上，先覆盖一绝缘层。该绝缘层上具有开口以露出该导电区。以钨插塞填充该介层洞以电性连结该导电区。该绝缘层与钨插塞上覆盖含硅－碳薄膜以及低介电常数介电层，其上有沟槽露出其下的钨插塞，而沟槽中则填充铜或铜合金层形成导线。
文档编号H01L21/768GK1601742SQ20041004968
公开日2005年3月30日 申请日期2004年6月23日 优先权日2003年9月22日
发明者余振华, 施足, 刘重希, 郑双铭, 曾鸿辉 申请人:台湾积体电路制造股份有限公司