专利名称：用于制造闪存器件的方法
技术领域：
本发明涉及一种用于制造闪存器件的方法，更具体地说，涉及一种用于制造具有NAND型结构的闪存器件的方法。
背景技术：
半导体存储器由其中用于存储数据的单元和用于把外部电压传送到单元使得驱动单元的外部晶体管构成。
半导体存储器包括NAND型闪存器件。内嵌在NAND型闪存器件中的大量存储单元晶体管以所谓的串行连接。为了选择这种串行，需要一选择晶体管。
选择晶体管的类型可以分为两种。第一种类型包括用于施加单元晶体管的电流的漏极选择晶体管，漏极选择晶体管好象用作普通MOSFET的漏极。漏极选择晶体管的栅极彼此相互电连接以形成栅极线。这种栅极线成为漏选择线。第二种类型包括用作普通MOSFET中的源极的源极选择晶体管。源极选择晶体管的栅极彼此相互电连接以形成栅极线。这种栅极线成为源极选择线。
图1示例了典型NAND型闪存单元阵列的布线图。
参考图1，在半导体衬底的预定区域中平行地形成多个有源区101。杂质注入到有源区101中。此时，例如漏极选择线DSL、字线WLa1至Wlan和WLb1至WLbn以及源极选择线SSL的栅极线以垂直于有源区101的方向形成在半导体衬底上。
同样地，由有源区101、漏极选择线DSL和源极选择线SSL构成NAND型闪存单元阵列。
此时，由于在制造闪存单元的同时形成这些选择晶体管，所以必须对对应浮置栅极的第一多晶硅层施加偏置电压，以便选择晶体管正常工作。同样地，为了施加电压给对应浮置栅极的第一多晶硅层，进行接触工艺。
在NAND型闪存单元的情况下，单元的工作速度对用接触形成的选择晶体管的电阻值敏感。目前，用接触形成的选择晶体管仅仅由第一多晶硅层的电阻构成，并且多晶硅层的电阻大约为70Ω/□至100Ω/□。由于光刻工艺的发展，如果减小单元的大小，那么必然限制单元的高度。为了这种技术的发展，必须也要减小多晶硅层的高度。从而，选择晶体管的电阻持续增加是不可避免的。
结果，由于多晶硅层的电阻很高，因此要求形成具有预定距离的接触102并且施加偏置电压。这同样适用于漏极选择线DSL或源极选择线SSL。同样地，为了形成接触102，必须增加在字线方向上将要形成接触102的区域。这使存储芯片的尺寸增加而使每晶片制造的管芯的数量减少。此外，为了确保光刻工艺中的工艺裕度，不得不增加选择晶体管和相邻单元之间的空隙。这要求在位线方向上额外的区域以进一步减少了每晶片制造的管芯的数目。
此时，选择晶体管的阈值电压必须足够高以防止由于漏电流引起的单元的工作特性的恶化。同样，为了使晶体管的阈值电压高于存储单元的阈值电压，必须额外进行用于离子注入控制的离子注入工艺，增加了工艺步骤。
发明内容
本发明展现了一种用于制造闪存器件的方法，其中在形成闪存单元和选择晶体管的工艺中，通过形成用于浮置栅极的多晶硅层的工艺、形成电介质层的工艺以及形成用于控制栅极的多晶硅层、形成电介质层和随后除去要形成选择晶体管的区域中的电介质层的工艺，从而形成用于浮置栅极的多晶硅层和用于控制栅极的多晶硅层电连接的的选择栅极线。
此外，本发明展示了一种用于制造闪存器件的方法，其中在形成闪存单元和选择晶体管的工艺中，通过形成用于浮置栅极的多晶硅层的工艺、形成电介质层的工艺以及形成用于控制栅极的多晶硅层、在整个结构上形成层间绝缘层并随后形成接触、全部除去要形成选择晶体管的区域中用于浮置栅极的多晶硅层上的电介质层和用于控制栅极的多晶硅层的工艺，从而直接电连接用于浮置栅极的多晶硅层和接触插塞。
因此，本发明能减少选择栅极线的接触电阻和表面电阻以提高器件的工作速度并能降低接触区域以增加集成度。
根据本发明的优选实施例，提供一种用于制造闪存器件的方法，包括如下步骤提供具有隔离区、单元区和外围电路区的半导体衬底；在半导体衬底上形成多晶硅层图形；其中第一多晶硅层图形包括用于字线的第一多晶硅图形和用于选择线的第二多晶硅图形；在多晶硅层图形和半导体衬底上形成电介质层；可选择性地除去在用于选择线的第二多晶硅层图形上的电介质层；在用于选择线的第二多晶硅层图形和覆盖用于字线的第一多晶硅层图形的第一电介质层上形成第二多晶硅层和导电材料；执行构图工艺以形成选择线和字线。
在上述中，还可以用除去电介质层的工艺除去形成在外围电路区中的电介质层。
此时，该方法可以还包括把杂质注入到从其上除去电介质层而露出的第一多晶硅层中，以便降低第一多晶硅层的电阻。
此外，可以用W、WSix、CoSix或TiSix来形成导电材料。
根据本发明的另一个实施例，提供一种用于制造闪存器件的方法，包括如下步骤提供形成有多条字线、漏极选择线和源极选择线的半导体衬底，其中字线具有用于浮置栅极的材料层、电介质层和用于控制栅极的材料层的叠层结构；在整个结构上形成层间绝缘层；形成通过其露出漏极选择线和源极选择线中的用于浮置栅极的材料层的接触孔；以及用导电材料填充接触孔以形成接触插塞。
在上述中，该方法可以还包括如下步骤在形成接触插塞之前，把杂质注入到通过接触孔露出的用于浮置栅极的材料层中，以便降低用于浮置栅极的材料层的电阻。
而且，可以用多晶硅或金属材料形成接触插塞。
图1示例了典型NAND型闪存单元阵列的布线图；图2示出了用于说明根据本发明一个实施例的用于制造闪存器件的方法的布线图；图3A至图3F依次示例了沿图2中的线A-A′截取的闪存器件的截面图，以便说明根据本发明一个实施例的用于制造闪存器件的方法；图4示出了用于说明根据本发明另一个实施例的用于制造闪存器件的方法的布线图；图5A至图5F依次示例了沿图4中的线A-A′截取的闪存器件的截面图，以便说明根据本发明一个实施例的用于制造闪存器件的方法；图6A至图6B示出了用于比较现有技术和本发明中的选择晶体管的栅极表面电阻的特性图。
具体实施例方式
现在将参考附图介绍根据本发明的优选实施例。由于为了本领域的普通技术人员能够理解本发明提供优选实施例，所以它们可以以各种方式修改并且本发明的范围不局限于下述的优选实施例。
此时，在描述一层在其它层或半导体衬底“上”的情况中，一层可以直接接触其它层或半导体衬底。或者，在一层和其它层或半导体衬底之间可以插入第三层。此外，在图中，为便于说明和清楚放大了每层的厚度和尺寸。相同的参考数字常用于标注相同或相似的部分。
图2示出了用于说明根据本发明一个实施例的用于制造闪存器件的方法的布线图。
参考图2，根据本发明的闪存器件的单元阵列包括彼此相互平行地形成的多个隔离层305、多条字线WLa1至Wlan和WLb1至WLbn、漏极选择线DSL、源极选择线SSL和源/漏区。沿垂直于隔离层305的方向形成字线WLa1至Wlan和WLb1至WLbn以及选择线DSL和SSL。
在上述中，用相同的工艺同时形成字线WLa1至Wlan和WLb1至WLbn以及选择线DSL和SSL。字线和选择线具有用于浮置栅极的多晶硅层/电介质层/用于控制栅极的多晶硅层的叠层结构。
此时，形成选择线DSL和SSL，如果除去用于浮置栅极的多晶硅层和用于控制栅极的多晶硅层之间的电介质层，使得用于浮置栅极的多晶硅层和用于控制栅极的多晶硅层直接接触。
从而能够降低选择线DSL和SSL的接触电阻、并还能够省略执行的接触工艺，以便对用于浮置栅极的多晶硅层施加偏置电压。而且，由于用于形成接触的区域成为不必要的，那么选择线DSL或SSL的距离变窄以提高集成度。
现在将介绍用于制造上述所构造的闪存器件的方法。
图3A至图3F依次示例了沿图2中的线A-A′截取的闪存器件的截面图，以便说明根据本发明一个实施例的用于制造闪存器件的方法。
参考图3A，用离子注入工艺形成阱。在半导体衬底301上淀积栅极氧化层302、用于浮置栅极的第一多晶硅303和硬掩模304，其中半导体衬底301中形成有用于控制晶体管的阈值电压的离子注入层。在上述中，可以用氮化合层形成硬掩模304。此后，用蚀刻工艺先后构图硬掩模304、第一多晶硅层303和沟道氧化物层302。以预定深度蚀刻邻近第一浮置栅极303的衬底301中的露出区域(隔离区)，形成沟槽。
此后，用化学汽相淀积法形成绝缘层，使得完全填充沟槽。然后除去硬掩模304上的绝缘层并仅仅在沟槽中保留绝缘层，从而形成隔离层305。这时，用化学机械抛光工艺可以除去硬掩模304上的绝缘层。
参考图3B，除去硬掩模(图3A中的304)。这时，当除去硬掩模305时，以凸出的形状露出隔离层305的顶部。蚀刻一部分露出的顶部以减少隔离层305的顶部的宽度。从而增加凸出的隔离层305之间的距离。
参考图3C，在整个结构上形成用于浮置栅极的第二多晶硅层306。然后执行化学机械抛光工艺直到露出隔离层305的凸出表面。当用隔离层305的凸出部分隔离时，以自对准方式仅在第一多晶硅层303和隔离层305的顶部边缘上留下第二多晶硅层306。
此后，为了增加第二多晶硅层306的表面积，可以蚀刻隔离层305的一部分凸出部分。如果蚀刻隔离层305的一部分凸出部分，那么当露出第二多晶硅层306的侧壁时增加了第二多晶硅层306的表面积。这用于增加浮置栅极和控制栅极之间的耦合比率。
参考图3D，在整个结构上形成电介质层307。
参考图3E，除去形成在选择线(图2中的DSL和SSL)中的第二多晶硅层306上的电介质层(图3D中的307)。电介质层仅留在除选择线(图2中的DSL和SSL)区以外的其余区域中。
在上述中，当除去形成在第二多晶硅层306上的电介质层(图3D中的307)时，能够除去形成在外围电路区(未示出)中的电介质层。可以以干或湿蚀刻模式除去电介质层。
此时，当除去电介质层时，在第二多晶硅层306上形成开口，优选开口具有比例超过1∶2的短边和长边。
此后，为了进一步减少第二多晶硅层306的表面电阻，可以把杂质注入进当除去电介质层时露出的选择线(图2中的DSL和SSL)区的第二多晶硅层306中。
参考图3F，在整个结构上形成用于控制栅极的第三多晶硅层308和硅化钨层309。这时，仅仅通过淀积导电材料、例如W、WSix、CoSix和TiSix取代第三多晶硅层308和硅化钨层309来形成控制栅极。可供选择地，在形成第三多晶硅层之后，可以在层308上形成例如W、WSix、CoSix和TiSix的导电材料。
此后，借助于使用蚀刻掩模的蚀刻工艺来构图硅化钨层309、第三多晶硅层308、电介质层307、第二多晶硅层306和第一多晶硅层303，蚀刻掩模限定了字线和选择线，从而形成选择线(图2中的DSL和SSL)和字线WLa1至Wlan和WLb1至WLbn。
因此，形成字线WLa1至Wlan和WLb1至WLbn以具有由第一和第二多晶硅层303和306构成的浮置栅极、电介质层307、以及由第三多晶硅层308和硅化钨层309构成的控制栅极的结构。
这时，形成其中直接物理和电连接的第一至第三多晶硅层303、306和308的选择线(图2中的DSL和SSL)。同样，以选择性除去选择线(图2中的DSL和SSL)的电介质层和使第一至第三多晶硅层303、306和308直接物理和电连接以形成选择线(图2中的DSL和SSL)这样的方式，能够减少选择线(图2中的DSL和SSL)的表面电阻和接触电阻。
接着，用离子注入工艺把杂质注入到半导体衬底301中，由此形成在选择线(图2中的DSL和SSL)和字线WLa1至Wlan和WLb1至WLbn周围的有源区中的源/漏。
现在将介绍用于制造根据本发明的另一个实施例的闪存器件的方法。
图4示出了用于说明根据本发明另一个实施例的用于制造闪存器件的方法的布线图。
参考图4，根据本发明的闪存器件的单元阵列类似于图2中所示的阵列。在图4所示的单元阵列中，以与形成字线WLa1至Wlan和WLb1至WLbn相同的方式形成选择线DSL和SSL，以具有用于浮置栅极的多晶硅层/电介质层/用于控制栅极的多晶硅层的叠层结构，并且在选择DSL和SSL上形成接触的工艺中，形成进行蚀刻直到用于控制栅极的多晶硅层和电介质层，以便使接触插塞和用于浮置栅极的多晶硅层直接接触。
从而能够降低选择线DSL和SSL和接触插塞的接触电阻、并还能够省略执行的接触工艺，以便对用于浮置栅极的多晶硅层施加偏置电压。而且，由于用于形成接触的区域成为不必要的，那么选择线DSL或SSL的距离变窄以提高集成度。
现在将介绍用于制造上述所构造的闪存器件的方法。
图5A至图5F依次示例了沿图4中的线A-A′截取的闪存器件的截面图，以便说明根据本发明一个实施例的用于制造闪存器件的方法。
参考图5A至图5C所述的工艺与参考图3A至图3C所述的工艺相同。因此，不再给出关于它们的说明。
参考图5D，在隔离区中形成隔离层505并且在隔离层505之间的有源区中形成第一和第二多晶硅层503和506。在这种状态下，在整个结构上依序形成电介质层507、用于控制栅极的第三多晶硅层508和硅化钨层509。这时，甚至在选择线(图4中的DSL和SSL)中也形成电介质层。
此时，仅仅通过淀积导电材料、例如W、WSix、CoSix和TiSix取代第三多晶硅层508和硅化钨层509来形成控制栅极。可选择地，在形成第三多晶硅层508之后，可以在层508上淀积导电材料，例如W、Wsix、CoSix和TiSix。
此后，借助于使用蚀刻掩模的蚀刻工艺来构图硅化钨层509、第三多晶硅层508、电介质层507、第二多晶硅层506和第一多晶硅层503，蚀刻掩模限定了字线和选择线，从而形成选择线(图4中的DSL和SSL)和字线WLa1至Wlan和WLb1至WLbn。
因此，形成字线WLa1至Wlan和WLb1至WLbn以具有由第一和第二多晶硅层303和306构成的浮置栅极、电介质层307、以及由第三多晶硅层308和硅化钨层309构成的控制栅极的结构。
此后，用离子注入工艺把杂质注入到半导体衬底501中，使得在选择线(图4中的DSL和SSL)和字线WLa1至Wlan和WLb1至WLbn周围的有源区中形成源/漏。
在整个结构上形成层间绝缘层510。
参考图5E，用蚀刻工艺在层间绝缘层510中形成接触孔511。这时，如果在选择线(图4中的DSL和SSL)上形成接触孔511，那么通过一直蚀刻硅化钨层509、第三多晶硅层508和电介质层507以及层间绝缘层510暴露出第二多晶硅层506。从而，在形成有选择线(图4中的DSL和SSL)的区域中形成通过其露出第二多晶硅层506的接触孔511。优选接触孔511具有比例超过1∶2的短边和长边。
此后，为了进一步减少第二多晶硅层506的表面电阻，可以把杂质注入到通过接触孔511露出的选择线(图4中的DSL和SSL)区的第二多晶硅层506中。
参考图5F，用导电材料填充接触孔(图5E中的511)以形成接触插塞512。在上述中，可以用多晶硅或金属材料形成接触插塞512。从而，接触插塞512直接物理和电连接第二多晶硅层506。同样，通过直接物理和电连接接触插塞512和第二多晶硅层506，能够减少选择线(图4中的DSL和SSL)的表面电阻和接触电阻。
图6A至图6B示出了用于比较选择晶体管的栅极表面电阻的特性图。
从图6A中，应看出现有技术中表面电阻为70至110Ω/□。然而，从图6B中，应看到本发明中的表面电阻减少到14至20Ω/□。
根据如上所述的本发明，从选择线中除去电介质层并且所有的多晶硅层直接物理和电连接、或除去用于浮置栅极的多晶硅层上的所有材料并且直接连接用于浮置栅极的多晶硅层和接触插塞。因此，本发明具有能够减少选择线的接触电阻和表面电阻、取消接触工艺和除去接触区域的新效果以减少工艺步骤并还提高集成度。
尽管参考优选实施例作出上述说明，但应明白本领域的普通技术人员在不背离本发明和附加的权利要求的精神和范围的情况下，可以作出本发明的变化和修改。
权利要求
1.一种用于制造闪存器件的方法，包括如下步骤提供具有隔离区、单元区和外围电路区的半导体衬底；在半导体衬底上形成多晶硅层图形；其中第一多晶硅层图形包括用于字线的第一多晶硅图形和用于选择线的第二多晶硅图形；在多晶硅层图形和半导体衬底上形成电介质层；可选择性地除去在用于选择线的第二多晶硅层图形上的电介质层；在用于选择线的第二多晶硅层图形和覆盖用于字线的第一多晶硅层图形的第一电介质层上形成第二多晶硅层和导电材料；执行构图工艺以形成选择线和字线。
2.如权利要求1所要求的方法，其中用除去电介质层的工艺除去形成在外围电路区中的电介质层。
3.如权利要求1所要求的方法，进一步包括把杂质注入到从其上除去电介质层而露出的第一多晶硅层中，以便降低第一多晶硅层的电阻。
4.如权利要求1所要求的方法，其中用W、WSix、CoSix或TiSix来形成导电材料。
5.一种用于制造闪存器件的方法，包括如下步骤提供形成有多条字线、漏极选择线和源极选择线的半导体衬底，其中字线具有用于浮置栅极的材料层、电介质层和用于控制栅极的材料层的叠层结构；在整个结构上形成层间绝缘层；形成通过其露出用于漏极选择线和源极选择线中的浮置栅极的材料层的接触孔；以及用导电材料填充接触孔以形成接触插塞。
6.如权利要求5所要求的方法，进一步包括如下步骤在形成接触插塞之前，把杂质注入到通过接触孔露出的用于浮置栅极的材料层中，以便降低用于浮置栅极的材料层的电阻。
7.如权利要求5所要求的方法，用多晶硅或金属材料形成接触插塞。
全文摘要
一种用于制造闪存器件的方法，形成闪存单元和选择晶体管的工艺包括通过形成用于浮置栅极的多晶硅层的工艺、形成电介质层的工艺以及形成用于控制栅极的多晶硅层、形成电介质层和随后除去要形成选择晶体管的区域中的电介质层的工艺。此外，在形成闪存单元和选择晶体管的工艺中，通过形成用于浮置栅极的多晶硅层的工艺、形成电介质层的工艺以及形成用于控制栅极的多晶硅层、在整个结构上形成层间绝缘层并随后形成接触、全部除去要形成选择晶体管的区域中用于浮置栅极的多晶硅层上的电介质层和用于控制栅极的多晶硅层的工艺，从而直接电连接用于浮置栅极的多晶硅层和接触插塞。
文档编号H01L21/28GK1591837SQ20041005656
公开日2005年3月9日 申请日期2004年8月10日 优先权日2003年9月1日
发明者安正烈, 金占寿 申请人:海力士半导体有限公司