专利名称：改进的集成电路电容器制造方法
技术领域：
本发明涉及一种电容器(capacitor)的制造方法，尤其涉及在集成电路工艺中，动态随机存储器(dynamic random access memory；DRAM)的电容器(capacitor)制造方法。
背景技术：
电容器是DRAM单元用来存储信号的核心部分，电容器能储存的电荷越多，读出放大器在读取资料时受到杂质影响比如α粒子引起的软错误(soft errors)将大大降低，而且可降低再次补充的频率。一般增加电容器储存电荷能力的方法为1、增加电介质的介电常数，增加电容器单位面积储存电荷数；2、减小介电层的厚度；3、增加电容器面积使储存在整个电容器中的电荷数增加。
典型的动态随机存储器(dynamic random access memory；DRAM)是在半导体的衬底上制造金属氧化物场效应晶体管(MOSFET)和电容器(capacitor)，利用接触窗连接电容器的电荷存储电极(storage node)和金属氧化物场效应晶体管的源极作电接触，通过电容器和源极区的电接触，数位资料信息储存在电容器并通过金属氧化物场效应晶体管(MOSFET)，位线(bit line)和字线(word line)阵列来取得电容器的数位资料。一般的电容器可分为层叠式电容器(stacked capacitor)和凹槽式电容器(trenched capacitor)。
在0.35微米制程时代，电容是以1个圆柱状的型态呈现，介电层厚度大约在45，但当线宽缩小至0.25微米制程时，电容表面积会下降，而导致电容值降低。为保持一定的电容值，只好不断设法扩大电容表面积与减低介电层厚度，或者，使用高介电常数材料。
在扩大电容表面积部份，0.25微米制程的电容形状，已由原本的圆柱状改为凹陷的圆桶状，以增加表面积，而当制程持续微缩到0.18微米时，为持续增加表面积，便开始在电容最外侧原本平坦的下电极内面，再加上1颗颗半圆球状聚合体(Poly)，此称为HSG(Half Sphere Grain)。
当DRAM单元变小时，电容器的隔离(isolation)变得非常重要。传统的方法，用化学机械研磨(CMP)使单元隔离，不仅费用昂贵，而且研磨会引起研磨表面损害(surface damage)，还会产生微粒形成污染，影响半导体器件的性能。
发明内容
为了避免上述使用化学机械研磨(CMP)产生的表面损害和微粒污染的问题，并且为了缩减生产费用，本发明提出一种改进的集成电路电容器制造方法。
本发明的主要目的在于，提供一种改进的集成电路电容器制造方法，用光刻和深蚀刻(ETCH BACK)完成电容器隔离，不采用化学机械研磨过程，以避免表面损害和微粒污染并缩减生产费用。
本发明的优点在于，使用本发明的方法，在无掩膜曝光后，使用深蚀刻(Etch Back)完成单元隔离，不需要有化学机械研磨(CMP)的过程。因此首先降低了生产费用，而且不会有CMP使HSG小球掉落使单元之间相通或其他微粒产生污染，以及CMP后出现刮痕擦伤等影响产品性能的情况出现。
附图是按照本发明的改进的集成电路电容器制造方法的工艺流程图图1是电容器的平面设计图和电子显微扫描图片，A-A’线是横截面位置；图2是形成连接源区的拴塞示意图，1是拴塞(Plug)，2是位线(BitLine)，以下从图2至图8左边均为A-A’线的单元组横截面，右边是周边电路横截面；图3是形成电容器结构的示意图，1是拴塞(Plug)，2是位线(Bit Line)，3是氧化物层，4是光刻胶(PR)；图4是淀积聚合体(Poly)和HSG(Half Sphere Grain)小球作为电容器的底部电极(Bottom Electrode)示意图，1是拴塞(Plug)，2是位线(Bit Line)，3是氧化物层，4是光刻胶(PR)，5是聚合体(Poly)，6是HSG(Half Sphere Grain)小球；图5是无掩膜曝光和显影的示意图，1是拴塞(Plug)，2是位线(BitLine)，3是氧化物层，4是光刻胶(PR)；图6是对底部电极(bottom electrode)进行深蚀刻(Etch Back)使单元间隔离的示意图，1是拴塞(Plug)，2是位线(Bit Line)，3是氧化物层，4是光刻胶(PR)；图7是光刻胶(PR)剥离、清洗的示意图，1是拴塞(Plug)，2是位线(Bit Line)，3是氧化物层，4是底部电极(bottom electrode)；图8是形成顶部电极(Top Electrode)示意图，1是拴塞(Plug)，2是位线(Bit Line)，3是氧化物层，4是底部电极(bottom electrode)，5是顶部电极(Top Electrode)。
具体实施例方式
以下参见附图具体描述本发明的实施例，以更充分地理解本发明的上述目的、其他目的，和本发明的优点。
图1是电容器的平面设计图和电子显微扫描图片，A-A’线是横截面位置。按照本发明的改进的集成电路电容器制造方法，其具体步骤如下步骤1，在位线(Bit Line)之间加入连接电容器到源区(Cell Source)的拴塞(plug)，使其连接到源区，如图2；步骤2，先淀积电容器的氧化物层，然后进行光刻、腐蚀形成电容器结构，如图3；步骤3，淀积聚合体(Poly)和HSG(Half Sphere Grain)小球作为电容器的底部电极(Bottom Electrode)，再覆盖用于单元隔离的光刻胶(PR)，如图4；步骤4，无掩膜曝光，接着光刻胶显影用以深蚀刻(Etch Back)底部电极，如图5；步骤5，对底部电极(bottom electrode)进行深蚀刻(Etch Back)使单元间隔离，如图6，可控制蚀刻深度在50～150，也可以检测到SiO2层与HF接触产生CO/CO2等气体即停止蚀刻；步骤6，剥离光刻胶(PR)并用例如去离子水清洗，如图7；步骤7，淀积介电材料形成顶部电极(Top Electrode)，如图8。
以上显示和描述了本发明的基本原理和主要特征和本发明的优点。本行业的技术人员应该了解，本发明不受上述实施例的限制，上述实施例和说明书中描述的只是说明本发明的原理，在不脱离本发明精神和范围的前提下本发明还会有各种变化和改进，这些变化和改进都落入要求保护的本发明的范围内。本发明要求保护的范围由所附的权利要求书及其等效物界定。
权利要求
1.改进的集成电路电容器的制造方法，包括以下步骤步骤1，在位线(Bit Line)之间加入连接电容器到源区(Cell Source)的拴塞(plug)，使其连接到源区；步骤2，先淀积电容器的氧化物层，然后进行光刻、腐蚀形成电容器结构；步骤3，淀积聚合体(Poly)和HSG(Half Sphere Grain)小球作为电容器的底部电极(Bottom Electrode)，再覆盖用于单元隔离的光阻(PR)；其特征是，还包括步骤4，无掩膜曝光，接着光刻胶显影用以深蚀刻(Etch Back)底部电极；步骤5，对底部电极(bottom electrode)进行深蚀刻(Etch Back)；步骤6，剥离光刻胶(PR)并用例如去离子水清洗；步骤7，淀积介电材料形成顶部电极(Top Electrode)。
2.按照权利要求1的制造方法，其特征是，对底部电极(bottomelectrode)进行深蚀刻(Etch Back)时控制底部电极被蚀刻的厚度在50～150之间。
3.按照权利要求1的制造方法，其特征是，对底部电极(bottomelectrode)进行深蚀刻(Etch Back)时的终点控制是由检测到SiO2与HF反应产生的CO/CO2等气体来达成的。
全文摘要
本发明提出了一种改进的集成电路电容器(capacitor)制造方法，特别是动态随机存储器(dynamic random access memory；DRAM)中的电容器(capacitor)制造方法。在无掩膜曝光后，使用深蚀刻(Etch Back)完成单元隔离，不需要有化学机械研磨(CMP)的过程。从而避免了化学机械研磨CMP的缺点，例如费用昂贵、产生刮痕和引起单元间相通等。
文档编号H01L21/82GK1761048SQ20041006720
公开日2006年4月19日 申请日期2004年10月15日 优先权日2004年10月15日
发明者金正起 申请人:中芯国际集成电路制造(上海)有限公司