专利名称：具有叠层芯片的半导体器件的制作方法
技术领域：
本发明涉及具有叠层芯片的半导体器件，具体地说，涉及一种具有多个彼此叠层的半导体芯片的半导体器件。
背景技术：
近期，数字信息电子设备在小尺寸和高性能方面的发展需要半导体封装，为的是使之具有小尺寸和高密度。在半导体封装工艺方面，当今，鉴于高密度的可能性，具有多个被叠层之半导体芯片的半导体器件，引起更大的注意。这种工艺通常用于数字信息电子设备中，比如便携式电话、数码摄像机和个人信息设备，要求它们的重量轻、尺寸小，而且性能高。
图8A表示从顶部看，普通具有多层叠置之半导体芯片的半导体期间，而图8B表示沿图8A中的A-A线所取同一半导体器件的截面图。半导体器件200包括基底201和尺寸最大的底部半导体芯片2021，另一半导体芯片2022的尺寸介于中间，而半导体芯片2023的尺寸最小，它们按这样的顺序被层叠在所述基底201上。
每个半导体芯片202具有周缘区域，其上设置电极垫片203。利用焊线204，使所述基底201和半导体芯片202互连在他们的电极垫片203之间。按照半导体器件200的结构，放在下面的半导体芯片202的尺寸必须比放在上面的半导体芯片202的尺寸小。
在图8A和8B所示的半导体器件200中，各电极垫片203的宽度应在100μm左右或者更大，以便实现焊线204与电极垫片203之间的可靠连接。另外，各电极垫片203的间距不能太小，因此而使半导体芯片202上设置的电极垫片203数目受到限制。
譬如，若将半导体芯片202做成DRAM(动态随机存取存储器)芯片，则除电源接线端(电源线端)和接地接线端之外，应该对数目较大的信号接线端，如地址信号、命令信号和数据信号接线端设置电极垫片203。因此，使分配给电源线端和接地接线端的电极垫片203的数目受到限制。
例如，特开平JP-A-10-163441公开了一种半导体器件，它具有多层其间尺寸相同的半导体芯片。图9表示所公开的半导体芯片的截面视图。按照这项技术，在将多个具有相同尺寸的半导体芯片301互相叠层之后，再制成由导电树脂做成的多个贯通电极303，它们在电极垫片302所在的位置被插入所述叠层半导体芯片301中。由于无需为各焊线设置焊接垫片，所以，这项技术能够减小半导体芯片的尺寸。
在图9所示半导体器件300的结构中，虽然比图8A和8B所示的半导体芯片200能够使电极的数目增多，但如果远离各信号电极设置电源电极和接地电极，则半导体芯片300包含如下所详细叙述的问题。
图10以透视图的形式表示一种可以想到的实现图9所示半导体器件300D的RAM器件结构，其中，远离电源电极和接地电极设置信号电极。具体地说，半导体器件400包括一个IF(界面)芯片401和依序叠置在IF芯片401上的4个DRAM芯片402(4020到4023)。从外部电源提供给IF芯片401的电能通过电源贯通电极(电源电极)403和接地贯通电极404分别被加给所述每个DRAM芯片402的内芯片电源线405和内芯片接地线406。每个DRAM芯片402在其周缘区域内具有多个驱动器407，它们按照通过内芯片电源线405和内芯片接地线406所提供的电能工作。每个DRAM芯片402的输出信号通过信号贯通电极408和IF芯片401被送给外部电路。
这里假设位于顶部DRAM芯片4023中的驱动器407现在给出一个信号，该信号从低电平升到高电平。充电电流沿着箭号409的方向流动，对与驱动器407的输出端相连的信号贯通电极408充电。具体地说，充电电流通过IF芯片401、电源贯通电极403、内芯片电源电极405、信号贯通电极408和IF芯片401，从外部高电位电源线流到外部低电位电源线(地线)，从而充电电流流过一个三度的电流路径。
当有如上述那样，顶部DRAM芯片4023中的驱动器407的输出端自低电平充电到高电平时，根据环路的面积、充电电流的大小和各种频率成分，在半导体器件400的外面产生电磁噪声。由于各贯通电极的结构之故，这种类型的半导体器件400发射较高水平的电磁噪声。另外，在两个平行伸展并彼此相邻的单个信号贯通电极408之间还产生相互干扰。
发明内容
鉴于上述，本发明的目的在于提供一种具有多个叠层半导体芯片的半导体器件，它能减小从各信号贯通电极发出的电磁噪声。
本发明的另一目的在于提供一种具有多个叠层半导体芯片的半导体器件，它能抑制相邻的信号贯通电极之间的相互干扰。
本发明提供一种半导体器件，包括多个互相叠层的半导体芯片，以及多个贯通电极，每个电极都穿入至少一个半导体芯片中，并与至少两个半导体芯片互连；所述各贯通电极包括至少一个第一电源贯通电极、至少一个第二电源贯通电极和至少一个信号贯通电极，其中所述信号贯通电极同时与所述第一电源贯通电极和第二电源贯通电极二者相邻地布置。
按照本发明的半导体器件，由于所述信号贯通电极被布置得邻近所述第一和第二电源贯通电极，所以流过各贯通电极的环路电流具有被减小的回路面积，从而使环路电流所产生的电磁噪声得以减小。
从以下参照附图的描述，将使本发明的上述以及其它目的、特点和优点愈为清晰。
图1是本发明第一实施例半导体器件的分解透视图；图2是沿其圆周区域所取图1半导体器件的截面图；图3是图1半导体器件中一个半导体芯片内驱动器附近的俯视图；图4是以示意的方式表示图1半导体器件结构的俯视图，以及它的电路图；图5是本发明第二实施例半导体器件中一个半导体芯片的局部俯视图；图6是从图5半导体芯片改型的一个半导体芯片的局部俯视图；图7A和7B是从图5半导体芯片改型的一个半导体芯片的局部俯视图；图8A和8B分别是具有多层叠置半导体芯片的普通半导体器件的俯视图和截面图；图9是上述背景技术出版物中描述的具有多层叠置半导体芯片的另一普通半导体器件的截面图；图10是图9普通半导体器件拟需结构的透视图；用以表示发明人所做的分析。
具体实施例方式
以下将参照附图更为具体地描述本发明，其中各图中由类似的参考标号表示类似的结构元件。
参照图1，按照本发明的第一实施例，用标号100所一般性表示的一种半导体器件，它包含多个半导体芯片，这些芯片包括单独一个IF芯片101和被叠层在所述IF芯片101上的多个DRAM芯片110(1100至1103)。所述多个DRAM芯片110和一个IF芯片101通过多个贯通电极互连。所述多个贯通电极包括多个电源贯通电极121、多个接地贯通电极122和多个信号贯通电极123，所有这些电极穿入到DRAM110的周缘区域。
IF芯片101中包括内芯片电源线(高电位电源线)102、内芯片接地配线(低电位电源线)103和多个接收器104。每个DRAM芯片110包括内芯片电源配线111、内芯片接地配线112、排布在存储元件区域113内的多个DRAM元件，以及排布在每个DRAM芯片110周缘区域内的多个驱动器114。
通过IF芯片101中的内芯片电源配线102和内芯片接地配线103、电源贯通电极121和接地贯通电极122，使从外部电源提高给IF芯片101的电能被传送给设在每个DRAM芯片110中的内芯片电源配线111和内芯片接地配线112。
图2表示沿图1圆周区域所取图1半导体器件100的截面图。在DRAM芯片110和IF芯片101的周缘区域内，沿着Z方向从顶部DRAM芯片1103到底部DRAM芯片101，多个贯通电极120穿入各半导体芯片。由在DRAM芯片110和IF芯片101中形成的多个插头贯通电极125和形成在DRAM芯片110和IF芯片101的底表面上并与所述插头贯通电极125彼此电连接的多个凸缘124形成每个贯通电极120。
就像前面关于图1所描述的那样，这些各贯通电极120包括电源贯通电极121、接地贯通电极122和信号贯通电极123。设置电源贯通电极121和接地贯通电极122的目的在于在用于各芯片件互连的信号贯通电极123的信号变换期间，减小电流路径的回路面积；和/或在于减少各信号贯通电极123之间的干扰。各贯通电极120的直径譬如约为20μm，并按约50μm的间距排布，这足以防止相邻凸缘124之间的短路故障。不过，随着制作所述贯通电极技术的可能发展，可以减小这些直径以及间距。
图3表示一个DRAM芯片110周围区域的俯视图。内芯片电源配线111和内芯片接地配线112沿X方向互相平行地延伸，并分别与电源贯通电极121和接地贯通电极122相连。部分周缘区域内布置有多个驱动器114，所述这部分周缘区域被夹在内芯片电源配线111和内芯片接地配线112之间。每个驱动器114被布置在一个电源贯通电极121、相应的信号贯通电极123以及一个接地贯通电极122附近。
每个驱动器包括一个pMOSFET M1和一个nMOSFET M2。这些驱动器141通过内芯片电源配线111和内芯片接地配线112接收来自电源贯通电极121和接地贯通电极122的电能。通过被夹在一个电源贯通电极121和一个接地贯通电极122之间的相关信号贯通电极123送出每个驱动器114的输出信号。换句话说，按照电源贯通电极121、信号贯通电极123和接地贯通电极122这样的次序沿着Y方向上的直线排布电源贯通电极121、信号贯通电极123和接地贯通电极122。
根据各贯通电极的长度，可以改变信号贯通电极123的数目与电源贯通电极121或接地贯通电极122的数目之比。比如，若叠层芯片的数目较少，每个贯通电极的长度就小，从而电流路径的回路面积就小，于是，就使信号贯通电极之间的相互干扰受到限制。在这样的情况下，所需的信号贯通电极的数目与电源贯通电极或接地贯通电极的数目之比就不是1∶1，而根据所述叠层芯片的数目比如可以为N∶1，这里的N是大于1的自然数。
图4以示意的方式表示图1半导体器件100的电路结构，其中，以示意的方式表示，以贯通电极121和123相关联IF芯片101中的接收器104和DRAM芯片102中的驱动器114。这里假设顶部DRAM元件1103中的驱动器114送出输出信号，从低电平升到高电平，然后再从高电平降到低电平。
当驱动器114的输出假设为低电平时，将一个L-电平信号输入到驱动器114的pMOSFET M1和nMOSFET M2的栅极，分别使pMOSFET M1和nMOSFET M2被导通和被断开，从而使驱动器114的输出从低电平升到高电平。在这种输出信号抬升的过程中，通过内芯片电源配线102，而主要是驱动器114附近的内芯片电源配线1211和DRAM元件1103中的内芯片电源配线112，驱动器114接收来自外部电源的充电电流。所述充电电流经pMOSFET M1、信号贯通电极1231、IF芯片101中的接收器104的输入端与内芯片接地配线103之间的寄生电容C2以及IF芯片101中的内芯片接地配线103回到外部电源。
如果在驱动器114的输出升高之后，随后将一H-电平信号输入到pMOSFET M1和nMOSFET M2的栅极，分别使它们被断开和被导通，从而使驱动器114的输出从高电平降到低电平。在这种输出信号下降的过程中，通过IF芯片101中内芯片电源配线102、该内芯片电源线102与接收器104的输入端之间的寄生电容C1，以及信号贯通电极1231，所述驱动器114接收来自外部电源的放电电流。放电电流经nMOSFET M2、DRAM芯片1103中内芯片接地配线112，主要是驱动器114附近的接地贯通电极1221和IF芯片中的内芯片接地配线103回到外部电源。
这里，将本实施例中的三维电流路径(驱动器114通过它接收并返回充电电流或放电电流)与图10所示的普通半导体器件中的三维电流路径相比较。在普通半导体器件400中，由于远离驱动器407设置电源贯通电极403和接地贯通电极404，所以，由充电电流或放电电流的环流路径所限定的区域比本实施例半导体器件100中的充电电流或放电电流的环流路径限定的区域大。有如本实施例中所得到环流路径的较小面积是因为所述结构的缘故，按照所述结构，一个电源贯通电极121和一个接地贯通电极122被置于驱动器114和送出驱动器114输出信号的信号贯通电极123的附近。
在本实施例中，将多个电源贯通电极121和接地贯通电极122在多个凸缘124处穿入DRAM芯片110中的结构使得在每个驱动器114的信号变化期间都能够有较小的环流路径面积，其中所述各凸缘位于每个驱动器114和信号贯通电极123附近。
一般地说，环流路径产生的电场“E”由下式表示E＝1.316×10-14×(i·f2·S/r)(1)其中，S、f、r和i分别是环流路径的面积、信号电流的频率、电场的位置与环流路径之间的距离，以及环流的大小。有如本实施例所得到的较小的环流路径面积使各DRAM芯片110的信号变化过程中的电磁噪声减小。
图5表示本发明第二实施例半导体器件中一个半导体芯片的局部俯视图。该图中将一个电源贯通电极121和一个接地贯通电极122布置成对。两个电极对之间夹置一个信号贯通电极123，所述每个电极对都包含所述电源贯通电极121和接地贯通电极122。换句话说，两个信号贯通电极123之间夹置一个电源电极对，所述电极对包含所述电源贯通电极121和接地贯通电极122。
按照这一实施例的结构，由于相邻的信号贯通电极123被所述电源电极对分开，所以，与图3所示的结构相比，使两个信号贯通电极之间的相互干扰得以减小。
图6表示图5所示结构的一种改型。在这个实施例中，与图5类似地，两个相邻的信号贯通电极123沿X方向被包含电源贯通电极121和接地贯通电极122的电源电极对分开，除此之外，还与图3类似，每个信号电极123沿Y方向被夹在另一电源电极对之间。按照这种结构，每个信号贯通电极123的四周都被各电源贯通电极121和接地贯通电极122所围绕。
应予说明的是，并不需要所有的信号贯通电极123都被夹在所述电源贯通电极121和接地贯通电极122之间。如果由于布置的设计缘故而不能将所有的信号贯通电极123都夹在各电源贯通电极121和接地贯通电极122之间，最好将多个信号贯通电极123排布在电源贯通电极121和接地贯通电极122附近。
可将所述各贯通电极设置成有N行、M列的矩阵形式，其中N和M是远比1大的自然数。在这样的情况下，可由一组电源贯通电极和接地贯通电极围绕每个信号贯通电极。这种结果使信号贯通电极能够与另一信号贯通电极分开，从而使电流路径的回路面积减小，并可使信号贯通电极之间的相互干扰得以减小。
另外，如果一个特定的信号贯通电极123比如因为流过较小的信号电流之故只产生低电磁噪声，则有如从(1)式所能理解的那样，无需使该特定的信号贯通电极123与相邻的电源贯通电极121和接地贯通电极122发生联系，(1)式中远离环路电流位置的距离“r”处的噪声与环路电流的频率成分及其电流值有关。
图7A和7B示例信号贯通电极不同布置，其中，两个信号贯通电极123与包含电源贯通电极121和接地贯通电极122的电源信号电极对相关联。图7A中沿X方向以固定的间距布置四个信号贯通电极123，每个包含电源贯通电极121和接地贯通电极122的电源电极被设置在一对相应的信号贯通电极123之间。
图7B是图7A布置的改型，使每个信号电极对沿Y方向彼此偏移，以进一步实现减小信号电极对123之间的相互干扰，而不去改变信号贯通电极123沿X方向的间距。
在上述各实施例和改型例中，信号贯通电极123与变换器型驱动器114的输出端相连。然而，也可以使信号贯通电极123与任何驱动器，比如开漏极(open-drain)驱动器相连。另外，所述半导体芯片也不限于DRAM芯片或IF芯片，而可以是任何芯片，只要将多个贯通电极用于互相连接多个叠层芯片即可。可以用印刷电路板等代替一些芯片或者一个芯片。
由于上面描述的实施例只用于举例，所以，本发明并不限于上述实施例，对于熟悉本领域的人而言，很容易由此作出各种改型或选择，而不致脱离本发明的范围。
权利要求
1.一种半导体器件，包括多个互相叠层的半导体芯片，以及多个贯通电极，每个电极都穿入至少一个所述半导体芯片中，并与至少两个所述半导体芯片互连；所述贯通电极包含至少一个第一电源贯通电极、至少一个第二电源贯通电极和至少一个信号贯通电极，其中，同时与所述第一电源贯通电极和第二电源贯通电极二者相邻地布置所述信号贯通电极。
2.如权利要求1所述的半导体器件，其中，所述第一电源贯通电极、第二电源贯通电极和信号贯通电极按此次序沿一个方向排布。
3.如权利要求1所述的半导体器件，其中，所述至少一个第一电源贯通电极、至少一个第二电源贯通电极和至少一个信号贯通电极分别包括多个第一电源贯通电极、多个第二电源贯通电极和多个信号贯通电极。
4.如权利要求3所述的半导体器件，其中，一个所述第一电源贯通电极、一个相应的信号贯通电极和一个相应的第二电源贯通电极按此次序沿一个方向排布。
5.如权利要求4所述的半导体器件，其中，与所述一个方向平行且与所述相应的信号贯通电极相邻地排布另一个第一电源贯通电极和另一个第二电源贯通电极。
6.如权利要求3所述的半导体器件，其中，一个电极对包含一个第一电源贯通电极和一个第二电源贯通电极，所述电极对沿一个方向被夹在两个信号贯通电极之间。
7.如权利要求6所述的半导体器件，其中，所述两个信号贯通电极沿与所述一个方向正交的另一方向互相偏移。
8.如权利要求3所述的半导体器件，其中，一个所述信号贯通电极被夹在两个电极对之间，每个电极对都包含一个第一电源贯通电极和一个第二电源贯通电极。
9.如权利要求3所述的半导体器件，其中，一个电极对包含一个第一电源贯通电极和一个第二电源贯通电极，所述电极对被夹在一对所述信号贯通电极之间。
10.如权利要求1所述的半导体器件，其中，所述各半导体芯片包括一个界面芯片和多个被连续地设置在所述界面芯片上的DRAM芯片，并且所述各DRAM芯片通过所述界面芯片与外部电路相连。
全文摘要
一种半导体芯片包括一个界面芯片和多个被连续地叠层在所述界面芯片上的DRAM芯片。多个电源电极、多个接地电极和多个信号电极穿入各DRAM芯片，并将各DRAM芯片与界面芯片互连，使它们连接到外部电路。每个电源电极、相应的信号电极和相应的接地电极按此次序被彼此邻近地布置，以在DRAM芯片工作过程中减小电磁噪声。
文档编号H01L25/00GK1638110SQ20041008184
公开日2005年7月13日 申请日期2004年12月17日 优先权日2003年12月26日
发明者广濑行敏 申请人:尔必达存储器股份有限公司