专利名称：存储单元与其形成方法
技术领域：
本发明有关于一种半导体组件，且特别有关于一种用于集成电路的存储单元布局。
背景技术：
互补式金属氧化物半导体(complementary metal-oxide-semiconductor，简称CMOS)技术是今日主要用于制造超大型集成(ultra-large scaleintegrated，简称ULSI)电路的半导体技术，在过去数十年里，半导体结构尺寸的缩小大大地改善了半导体的速度、效能、电路密度与半导体芯片每单位功能的成本(cost per unit function of semiconductor chips)，然而，CMOS组件尺寸持续地缩小却将面临到重大挑战。
其中之一的挑战就是软错误(soft errors)，此软错误是由于过多的电荷载子而使电路在逻辑状态中所产生的错误，此过多的电荷载子是由α粒子和宇宙射线中子(cosmic ray neutrons)所产生的，当过多的电荷载子被引入电路中时，逻辑值(logic value)就会被改变，如电容或线路的逻辑值就会从0变成1，使晶体管栅极产生关闭或开启等情况。而软错误若发生在静态随机存取存储器(Static Random Access Memory，简称SRAM)或其它存储器组件时，将会使其所储存的数据出错。
以下为有许多用以限制集成电路中过多的电荷载子与软错误的方式其一涉及增加错误校正回路(error-correeting circuitry，简称ECC)。另一涉及增加存储单元尺寸以增加电荷节点(nodes)的电容值，从而减少过多的电荷载子效应。又另一需要额外的电容，如金属-介电质-金属(MIM)结构、沟槽电容或堆栈的电容等结构以增加电荷节点。又另一涉及增加源极/漏极区间电荷节点的电容与栅极电荷节点。又另一涉及降低井电阻与/或增加井低电阻连接频率(wells trapping frequency)。
但这些方式一般需要额外的电路、额外的制程、功率需求的增加与/或尺寸的增加，但却与集成电路中朝更小的尺寸与制造技术以及更有效率的功率使用的潮流背道而驰。
所以，业界亟需提出一种集成电路，以迅速排除软错误与过多的电荷载子。
发明内容
有鉴于此，藉由本发明实施例所提供用于集成电路的存储单元布局的结构与布局，以降低、解决或防止上述或其它问题，且达成技术上的优点。
本发明提供一种存储单元，包括一p井区具有至少一NMOS晶体管形成于其中，且此NMOS晶体管具有一NMOS有源区；以及一n井区具有至少一PMOS晶体管形成于其中；以及其中该存储单元具有一长边与一短边，此长边至少为此短边的两倍长，且上述p井的纵轴与此短边平行。
在本发明一实施例中，提供一种具有单位存储单元的6T-SRAM，此单位存储单元具有一短边与一长边，此长边较佳为此短边的2倍长，且源极至漏极轴大体上与此单位存储单元的较短边平行。
在本发明另一实施例中，提供一种具有单位存储单元的8T-SRAM，此单位存储单元具有一短边与一长边，此长边较佳为此短边的2倍长，且源极至漏极轴大体上与此单位存储单元的较短边平行。
图1为一传统的6T-SRAM示意图。
图2为一平面图，用以说明本发明一实施例的6T-SRAM的晶体管的形成与其第一金属层。
图3为一平面图，用以说明本发明第一实施例的第一金属层、第二金属层与第三金属层。
图4为一平面图，用以说明本发明第二实施例的第一金属层、第二金属层与第三金属层。
图5为一传统的双埠8T-SRAM示意图。
图6为一平面图，用以说明本发明一实施例的双埠8T-SRAM的晶体管的形成与其第一金属层。
图7为一剖面图，用以说明本发明一实施例的p井条状处向位。
符号说明210、212、228、229、230、232、234、236、238、314、324、325、324、344、354、414、424、434、435、610、612、630、633、636、638、640、642、644、646～接触线
214、216、221、222、223、225、226、227、231、233、235、237、239、312、316、322、326、327、332、333、342、346、352、356、362、364、412、416、422、426、432、433、436、437、442、452、453、462、614、616、621、622、623、624、626、627、628、629、631、632、634、635、637、639、641、643、645、647～介层插塞220、224、620、625～内单元联机260～单位单元270、650～n井310、410～第一Vss线路320、440～位线330、450～Vcc线路340、460～互补式位线350、420～第二Vss线路360、430～字符线660～存储单元BL～位线BLA～位线ABLB～位线BM1～第一金属层M2～第二金属层M3～第三金属层PD-1～第一下拉晶体管PD-2～第二下拉晶体管
PG-1～第一通栅晶体管PG-2～第二通栅晶体管PG-3～第三通栅晶体管PG-4～第四通栅晶体管PU-1～第一上拉晶体管PU-2～第二上拉晶体管WL～字符线具体实施方式
本较佳实施例的制造与使用将于下作详细描述，且本发明所提供的许多内容可广泛地用于特地范围中，尤其是本发明所形成的6T(transistors，晶体管)-SRAM与8T-SRAM的方法。熟习此技艺之人士可藉由本发明的特征来形成其它型式的组件，如其它的SRAM结构与除SRAM外的存储器组件，故于此之特定实施例是用以说明本发明的制造与使用，并非用以限定本发明的范围。
首先请参阅图1，此示意图为6T-SRAM单元。一般而言，6T-SRAM单元包括第一通栅晶体管PG-1、第二通栅晶体管PG-2、第一上拉晶体管PU-1、第二上拉晶体管PU-2、第一下拉晶体管PD-1与第二下拉晶体管PD-2。
在操作时，存储单元会形成两个互补式节点(node)节点1与节点2，由于节点1会连到第二上拉晶体管PU-2的栅极且节点2会连到第一上拉晶体管PU-1的栅极，所以储存在每个节点的值会保持彼此互补，如当节点1处于高电位(high)时，PMOS的第二上拉晶体管PU-2可防止电流由电流源Vcc流向节点2。在并联的情况下，当第二下拉晶体管PD-2的栅极被导通时，会使得节点2的电荷接地。此外，当节点2处于低电位(low)时，PMOS的第一上拉晶体管PU-1会使电流由Vcc流到节点1，且NMOS第一下拉晶体管PD-1的栅极会被截止，这可防止在节点1的电荷接地。而第一通栅晶体管PG-1与第二通栅晶体管PG-2的栅极与字符线(word line)电性耦合，以控制从存储单元中数据的读取与写入。而节点1与节点2的储存值分别在位线(bit line)与互补式位线读取，且位线与互补式位线与感应放大器(未显示)电性耦合。
图2～图4为本发明一实施例的6T-SRAM布局平面图。此图2为结合半导体组件(有源区与多晶硅)与第一金属层M1的布局平面图；图3为本发明第一实施例中的结合第一金属层M1、第二金属层M2与第三金属层M3的布局平面图；图4为本发明第二实施例中的结合第一金属层M1、第二金属层M2与第三金属层M3的布局平面图。
现在请参阅图2，此6T-SRAM单元包括形成于基底上的第一通栅晶体管PG-1、第二通栅晶体管PG-2、第一上拉晶体管PU-1、第二上拉晶体管PU-2、第一下拉晶体管PD-1与第二下拉晶体管PD-2。为方便说明起见，未填充的粗线矩形表示第一金属层M1的接触线。而上述的基底可为<110>块状(bulk)硅、<100>块状(bulk)硅、硅锗、应变硅(strained Si)、绝缘层上覆硅(SOI)或非块状硅(non-bulk Si)等材质。晶体管栅极的厚度较佳小于1000埃，且其可具有多种宽度，然而，第一与第二下拉晶体管的栅极宽度较佳小于40nm。晶体管的栅极介电层可为单层或多层，且其中至少一层较佳包括二氧化硅、氮化的氧化物、含氮氧化物、氮氧化硅、金属氧化物、高介电常数质或其组合，此外，此栅极氧化层的厚度较佳小于13埃。利用这些参数所制成的存储单元具有的较佳最大储存电容约小于0.5千万亿分之一法拉(femto-farad)。
较佳者，第一上拉晶体管PU-1与第二上拉晶体管PU-2为形成于n井270或深n井的PMOS晶体管，且其它晶体管则为NMOS晶体管。第一上拉晶体管PU-1与第二上拉晶体管PU-2的源极分别经由介层插塞214与216与第一金属层M1的电压源Vcc接触线210与212电性耦合。
第一上拉晶体管PU-1的漏极、第一下拉晶体管PD-1的漏极、第一通栅晶体管PG-1的漏极、第二上拉晶体管PU-2的栅极与第二下拉晶体管PD-2的栅极经由第一金属层M1的内单元联机220与插塞221、222与223电性耦合。且第二上拉晶体管PU-2的漏极、第二下拉晶体管PD-2的漏极、第二通栅晶体管PG-2的漏极、第一上拉晶体管PU-1的栅极与第一下拉晶体管PD-1的栅极经由第一金属层M1的内单元联机224与插塞225、226与227电性耦合第一下拉晶体管PD-1的源极经由Vss接触线228与插塞229与接地电压Vss电性耦合；且第二下拉晶体管PD-2的源极经由Vss接触线230、插塞231与接地电压Vss电性耦合。
第一通栅晶体管PG-1的源极经由位线BL的接触线232、插塞233与位线BL电性耦合。第一通栅晶体管PG-1与位线BL电性耦合至第一上拉晶体管PU-1的漏极以及第一下拉晶体管PD-1的漏极。第一通栅晶体管PG-1的栅极经由在第一金属层M1上的字符线WL的接触线234、插塞235与字符线WL电性耦合。
第二通栅晶体管PG-2的源极经由互补式位线的接触线236、插塞237与互补式位线电性耦合。且第二通栅晶体管PG-2与位线BLB电性耦合至第二上拉晶体管PU-2的漏极以及第二下拉晶体管PD-2的漏极。第二通栅晶体管PG-2的栅极经由第一金属层M1上的字符线WL接触线238、插塞239与字符线WL电性耦合。熟悉此技艺之人士可知上述结构系定义出一单元或存储单元260，如虚线所示。此存储单元260为存储单元的基本结构，且可藉由重复复制此基本结构而创造出更大的存储器。在此较佳实施例中，单位单元260较长边的长度约为单位单元260较短边的长度2倍或以上，此外，单位单元260较短边的长度较佳约为0.458μm或更短。在此较佳实施例中，晶体管与源极/漏极区的纵轴对齐，且此纵轴与单位单元260较短边平行。
一n井270或一深n井形成于单位单元260中，且其基底较佳为p型基底以提供大的p井，此p井大体上会包围n井270，且在此n井270上会形成NMOS组件。此n井270可藉由习知技艺中n型离子的布植而形成于基底中，以在其中形成PMOS组件，如第一上拉晶体管PU-1与第二上拉晶体管PU-2。
较佳者，NMOS有源区(如第一通栅晶体管PG-1、第一下拉晶体管PD-1、第二通栅晶体管PG-2与第二下拉晶体管PD-2的源极/漏极区)的面积小于单位单元260面积的25％，且p井的面积小于单位单元260面积的65％。NMOS有源区与n井270间较佳的距离约为5～70nm，且更佳约为15～70nm。
再者，在此较佳实施例中，任何存储单元的p井与p井带状接触窗的最大距离约小于7.2μm，如图7所示，而此图只为说明此实施例之用。其中的存储单元712形成于p型基底710上，且此存储单元712可为6T-SRAM或8T-SRAM存储单元。
P井存储条714形成于一层或多层金属层上，如第一金属层M1、第二金属层M2、第三金属层M3等，且可电性耦合，如与接地电压电性耦合。插塞716经由p井条与p型基底电性耦合。
如图7所示，p井与p井带状接触窗的最大距离较佳约小于7.2μm，此距离的最大电阻较佳小于约6000欧姆，更佳小于约4000欧姆。
图3为结合本发明实施例图2中的存储单元布局与第一金属层M1、第二金属层M2、第三金属层M3的平面图。为了更容易参阅，图中填有反斜线的结构表示为第三金属层M3、填有正斜线的结构表示为第二金属层M2、具有X的粗线方形表示为第三金属层M3与第二金属层M2间的介层插塞、具有X的细线方形表示为第二金属层M2与第一金属层M1间的介层插塞、空白的矩形为第一金属层M1的接触条或接触线。然而此技艺人士也可使用上述以外的布局。
第三金属层M3包括第一Vss线路310、位线320、Vcc线路330、互补式位线340与第二Vss线路350。在此实施例中，位于第三金属层M3之线路的纵轴较佳与单位单元260的较短边平行。对第一Vss线路310而言，介层插塞312与第三金属层M3上的第一Vss线路310电性耦合至第二金属层M2上的接触线314，且此第二金属层M2经由介层插塞316电性耦合至第一金属层M1上的接触线228，此第一金属层M1上的接触线228与第一下拉晶体管PD-1的源极电性耦合，如上述的图1所示。
对位线320而言，介层插塞322与第三金属层M3上的位线320电性耦合至第二金属层M2上的接触线324，且此第二金属层M2经由介层插塞326与第一金属层M1上的接触线232电性耦合，此第一金属层M1上的接触线232电性耦合至第一通栅晶体管PG-1的源极，如上述的图2所示。
对Vcc线路330而言，介层插塞332与第三金属层M3上的Vcc线路330电性耦合至第二金属层M2上的接触线324，此第二金属层M2经由介层插塞326与第一金属层M1上的接触线210电性耦合，且第一金属层M1上的接触线210电性耦合至第一上拉晶体管PU-1的源极，如上述的图2所示。此外，介层插塞333与第三金属层M3上的Vcc线路330电性耦合至第二金属层M2上的的接触线325，此第二金属层M2经由介层插塞327与与第一金属层M1上的接触线212电性耦合，且此第一金属层M1上的接触线212电性耦合至第二上拉晶体管PU-2的源极，如上述的图2所示。
对互补式位线340而言，介层插塞342与第三金属层M3上的互补式位线340电性耦合至第二金属层M2上的接触线344，且此第二金属层M2经由介层插塞346与第一金属层M1上的接触线236电性耦合，且第一金属层M1上的接触线236电性耦合至第二通栅晶体管PG-2的源极，如上述的图2所示。
对第二Vss线路350而言，介层插塞352与第三金属层M3上的第二Vss线路350电性耦合至第二金属层M2上的接触线354，此第二金属层M2经由介层插塞356与第一金属层M1上的接触线230电性耦合，且第一金属层M1上的接触线230电性耦合至第二下拉晶体管PD-2的源极，如上述的图2所示。
位于第二金属层M2的字符线360的纵轴较佳与单位单元260的较长边平行。介层插塞362与字符线360电性耦合至第一金属层M1上的接触线234，且此第一金属层M1电性耦合至第一通栅晶体管PG-1的栅极，如上述的图2所示。第二介层插塞364与字符线360电性耦合至第一金属层M1上的接触线238，且此第一金属层M1电性耦合至第二通栅晶体管PG-2的栅极，如上述的图2所示。
其中第一金属层M1上的内单元线220与224并无与由第二金属层M2或第三金属层M3上的任何构件或结构连接，如上所述，内单元线220与224是作为与许多半导体构件电性耦合处。
图4为结合本发明第二实施例图2中的存储单元布局与第一金属层M1、第二金属层M2、第三金属层M3的平面图。为了更容易参阅，图中填有反斜线的结构表示为第三金属层M3、填有正斜线的结构表示为第二金属层M2、具有X的粗线方形表示为第三金属层M3与第二金属层M2间的介层插塞、具有X的细线方形表示为第二金属层M2与第一金属层M1间的介层插塞、空白的矩形为第一金属层M1的接触条或接触线。然而其它结构也可使用此布局。
第三金属层M3包括第一Vss线路410、第二Vss线路420与字符线430。在此实施例中，第三金属层M3上的线路的纵轴较佳与单位单元260的较长边平行。对第一Vss线路410而言，介层插塞412与第三金属层M3上的Vss线路410电性耦合至第二金属层上的接触线414，此第二金属M2经由介电插塞416电性耦合至第一金属层M1上的接触线230。此第一金属层M1上的接触线230电性耦合至第二下拉晶体管PD-2的源极，如上述的图2所示。其中介层插塞412与介层插塞416在此平面图上大体上重迭，且以单一介层插塞的形式出现。
对第二Vss线路420而言，介层插塞422与第三金属层M3上的Vss线路420电性耦合至第二金属层上的接触线424，且此第二金属M2经由介电插塞426电性耦合至第一金属层M1上的接触线228，且此第一金属层M1上的接触线228电性耦合至第一下拉晶体管PD-1的源极，如上述的图2所示。其中介层插塞422与介层插塞426在此平面图上大体上重迭，且以单一介层插塞的形式出现。
对位线430而言，介层插塞432与位线430电性耦合至第二金属层M2上的接触线434，此第二金属层M2经由介层插塞436电性耦合至第一金属层M1上的接触线234，且此接触线234电性耦合至第一通栅晶体管PG-1的栅极，如上述的图2所示。第二介层插塞433与字符线430电性耦合至第二金属层M2上的接触线435上，且此第二金属层M2经由介层插塞437电性耦合至第一金属层M1上的接触线238上，此接触线238电性耦合至第二通栅晶体管PG-2的栅极，如上述的图2所示。
第二金属层M2包括位线440、Vcc线路450与互补式位线460。在此实施例中，第二金属层M2上的线路的纵轴较佳与单位单元260的较短边平行。
对位线440而言，介层插塞442与第二金属层M2上的位线440电性耦合至第一金属层M1上的接触线232，此第一金属层M1电性耦合至第一通栅晶体管PG-1的源极，如上述的图2所示。
对位线450而言，介层插塞452与第二金属层M2上的位线450电性耦合至第一金属层M1上的接触线210，此第一金属层M1电性耦合至第一上拉晶体管PU-1的源极，如上述的图2所示。此外，介层插塞453与Vcc线路450电性耦合至第一金属层M1上的接触线212，此第一金属层M1电性耦合至第二上拉晶体管PU-2的源极，如上述的图2所示。
对互补式位线460而言，介层插塞462与第二金属层M2上的互补式位线460电性耦合至第一金属层M1上的接触线236，此第一金属层M1上的接触线236电性耦合至第二通栅晶体管PG-2的源极，如上述的图2所示。
其中第一金属层M1上的内单元线220与224并无与由第二金属层M2或第三金属层M3上的任何构件或结构连接，如上所述，内单元线220与224是作为与许多半导体构件电性耦合处。
图5为双埠(dual-port)8T-SRAM图式，在操作时，除8T-SRAM包括两条位线、两条互补式位线与两条字符线外，8T-SRAM与上述的6T-SRAM的操作方式大体相同。两条位线如BLA与BLB与两条互补式位线如C-BLA与C-BLB可由8T-SRAM中读出数据或将数据写入8T-SRAM中；而两条字符线如WLA与WLB可控制通栅晶体管以数据的读取或写入。
图6为本发明一实施例图5的8T-SRAM的单元布局，此8T-SRAM单元包括在基底上的第一通栅晶体管PG-1、第二通栅晶体管PG-2、第三通栅晶体管PG-3、第四通栅晶体管PG-4、第一上拉晶体管PU-1、第二上拉晶体管PU-2、第一下拉晶体管PD-1与第二下拉晶体管PD-2。为方便说明起见，未填充的矩形表示第一金属层M1的接触线。而上述的基底可为块状(bulk)硅、硅锗、应变硅、绝缘层上覆硅(SOI)或非块状硅等材质。晶体管栅极的厚度较佳小于1000埃，且其可具有多种宽度，然而，第一与第二下拉晶体管的栅极宽度较佳小于40nm。晶体管的栅极介电层可为单层或多层，且其中至少一层较佳包括二氧化硅、氮化的氧化物、含氮氧化物、氮氧化硅、金属氧化物、高介电常数质或其组合，此外，此栅极氧化层的厚度较佳小于13埃。利用这些参数所制程的存储单元具有的较佳最大储存电容约小于1千万亿分之一法拉(femto-farad)。
较佳者，第一上拉晶体管PU-1与第二上拉晶体管PU-2为形成于n井650或深n井的PMOS晶体管，且其它晶体管为NMOS晶体管。第一上拉晶体管PU-1与第二上拉晶体管PU-2的源极分别经由介层插塞插塞614与616与第一金属层M1的电压源Vcc接触线610与612电性耦合。
第一上拉晶体管PU-1的漏极、第一下拉晶体管PD-1的漏极、第一通栅晶体管PG-1的漏极、第三通栅晶体管PG-3的漏极、第二上拉晶体管PU-2的栅极与第二下拉晶体管PD-2的栅极经由第一金属层M1的内单元联机620也称作节点1与插塞621、622、623与624电性耦合。且第二上拉晶体管PU-2的漏极、第二下拉晶体管PD-2的漏极、第二通栅晶体管PG-2的漏极、第四通栅晶体管PG-4的漏极、第一上拉晶体管PU-1的栅极与第一下拉晶体管PD-1的栅极经由第一金属层M1的内单元联机625与插塞626、627、628与629电性耦合。
第一下拉晶体管PD-1的源极经由Vss接触线630与插塞631与632与接地电压Vss电性耦合；且第二下拉晶体管PD-2的源极经由Vss接触线633、插塞634与635与接地电压Vss电性耦合。
第一通栅晶体管PG-1的源极经由位线BLA的接触线636、插塞637与位线BLA电性耦合。第一通栅晶体管PG-1与位线BLA电性耦合至第一上拉晶体管PU-1的漏极以及第一下拉晶体管PD-1的漏极。第一通栅晶体管PG-1的栅极与第二通栅晶体管PG-2的栅极经由在第一金属层M1上的字符线WL的接触线638、插塞639与字符线WL电性耦合。
第二通栅晶体管PG-2的源极经由互补式位线BLA接触线640、插塞641与互补式位线BLA电性耦合。
与上述类似情形，第四通栅晶体管PG-4的源极经由互补式位线C-BLB的接触线642电性耦合至插塞643与互补式位线C-BLB。第四通栅晶体管PG-4与互补式位线C-BLB电性耦合至第二上拉晶体管PU-2的漏极与第二下拉晶体管PD-2的漏极。第三通栅晶体管PG-3的栅极与第四通栅晶体管PG-4的栅极经由第一金属层上的字符线WL的接触线644与插塞645电性耦合至字符线WL。第三通栅晶体管PG-3的源极经由位线BLB的接触线646与插塞647与位线BLB电性耦合。如上所述，第三通栅晶体管PG-3的漏极电性耦合至第二上拉晶体管PU-2的栅极、第二下拉晶体管PD-2的栅极、第一上拉晶体管PU-1的漏极、第一下拉晶体管PD-1的漏极与第一通栅晶体管PG-1的漏极。
熟悉此技艺之人士可藉由上述结构定义出单元或存储单元660，如虚线所示。此存储单元660定义为存储单元的基本单元，且可藉由重复复制此基本单元而创造出更大的存储器。在此较佳实施例中，单位单元660较长边的长度约为单位单元660较短边的长度2倍或以上，此外，单位单元660较短边的长度较佳约为0.745μm或更短。在此较佳实施例中，且此单位单元660区域较佳小于1.2μm2。晶体管与源极/漏极区的纵轴对齐，且此纵轴与单位单元660较短边平行。
一n井650或一深n井形成于单位单元660中，且其基底较佳为p型基底以提供大的p井，此p井大体上会包围n井650，且在此n井650上会形成NMOS组件。此n井650可藉由习知技艺中n型离子的布植而形成于基底中，以在其中形成PMOS组件，如第一上拉晶体管PU-1与第二上拉晶体管PU-2。
较佳者，NMOS有源区(如第一通栅晶体管PG-1、第一下拉晶体管PD-1、第二通栅晶体管PG-2与第二下拉晶体管PD-2的源极/漏极区)的面积为小于单位单元660面积的33％，且p井的面积小于单位单元260面积的75％。NMOS有源区与n井650间较佳的距离约为5～100nm，且更佳约为15～100nm。p井与p井带状接触窗的最大距离较佳约小于7.2μm，且其电阻为6000欧姆，更佳为4000欧姆，此如图7所示，p井带状处如图7所示。
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何熟习此技艺者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视所附的权利要求范围所界定者为准。
权利要求
1.一种存储单元，包括一p井区具有至少一NMOS晶体管形成于其中，且此NMOS晶体管具有一NMOS有源区；以及一n井区具有至少一PMOS晶体管形成于其中；以及其中该存储单元具有一长边与一短边，此长边至少为此短边的两倍长，且上述p井的纵轴与此短边平行。
2.根据权利要求1所述的存储单元，其中该存储单元为一6T-SRAM单元。
3.根据权利要求2所述的存储单元，其中一单元p井至一p井条状接触线的最大电阻值小于4000欧姆。
4.根据权利要求2所述的存储单元，其中一单元p井至一p井低电阻条的最大距离小于7.2μm。
5.根据权利要求2所述的存储单元，其中该p井区的面积小于该存储单元面积的65％。
6.根据权利要求2所述的存储单元，其中从该n井区至该NMOS有源区的距离小于75nm。
7.根据权利要求2所述的存储单元，其中该NMOS有源区的面积小于该存储单元面积的25％。
8.根据权利要求2所述的存储单元，其中该短边小于0.485μm。
9.根据权利要求1所述的存储单元，其中该存储单元为一8T-SRAM单元。
10.根据权利要求9所述的存储单元，其中单元p井至p井条状接触线的最大电阻值小于4000欧姆。
11.根据权利要求9所述的存储单元，其中单元p井至p井低电阻条的最大距离小于7.2μm。
12.根据权利要求9所述的存储单元，其中该p井区的面积小于该存储单元面积的75％。
13.根据权利要求9所述的存储单元，其中从该n井区至该NMOS有源区的距离小于100nm。
14.根据权利要求9所述的存储单元，其中该NMOS有源区的面积小于该存储单元面积的33％。
15.根据权利要求9所述的存储单元，其中该短边小于0.745μm。
16.根据权利要求1所述的存储单元，其中该p井包围该n井。
17.根据权利要求1所述的存储单元，其中该存储单元包括多条Vss线路，此Vss线路位于一层或多层金属层上。
18.根据权利要求1所述的存储单元，其中该存储单元具有一小于0.4μm2的区域，至少一个该PMOS晶体管或该NMOS晶体管具有一小于1000埃的栅极厚度。
19.根据权利要求1所述的存储单元，其中该存储单元包括至少一拉降晶体管，此拉降晶体管具有一小于40nm的栅极宽度与一小于13埃的栅极介电层厚度。
20.根据权利要求1所述的存储单元，其中该存储单元具有一小于0.5千万亿分之一法拉的最大储存电容。
21.根据权利要求1所述的存储单元，其中该存储单元具有至少一条位线，且此每条位线与该p井的纵轴平行。
22.根据权利要求1所述的存储单元，其中该存储单元具有至少一条位线，且此每条位线具有至少一条Vcc线路或一条Vss线路邻接于该位线。
23.根据权利要求1所述的存储单元，其中该存储单元包括复数层金属层，且该存储单元包括一位线与一互补式位线，此位线与此互补式位线位于不同金属层上。
24.一种存储单元的形成方法，包括提供一具有一p井的p型基底；形成一n井于上述p型基底中；形成一第一提上晶体管与一第二提上晶体管于上述n井中；以及形成一第一通栅晶体管、一第二通栅晶体管、一第一拉降晶体管与一第二拉降晶体管于上述p井中；其中该存储单元具有一较短边与一较长边，此较长边至少为此较短边的两倍长，且其中该每一晶体管的源极至漏极轴与此较短边平行。
25.根据权利要求24所述的存储单元的形成方法，其中该n井区的面积小于该存储单元面积的65％。
26.根据权利要求24所述的存储单元的形成方法，其中任一p井至一p井低电阻条的最大距离小于7.2μm。
27.根据权利要求24所述的存储单元的形成方法，其中一NMOS有源区与上述n井间的距离小于75nm。
28.根据权利要求24所述的存储单元的形成方法，其中该较短边小于0.485μm。
29.根据权利要求24所述的存储单元的形成方法，其中该n井为一深n井。
30.根据权利要求24所述的存储单元的形成方法，尚包括形成一第三通栅晶体管与一第四通栅晶体管于该p井中。
31.根据权利要求30所述的存储单元的形成方法，其中该n井区的面积小于该存储单元面积的75％。
32.根据权利要求30所述的存储单元的形成方法，其中任一p井至一p井低电阻条的最大距离小于7.2μm。
33.根据权利要求30所述的存储单元的形成方法，其中一NMOS有源区与上述n井间的距离小于100nm。
34.根据权利要求30所述的存储单元的形成方法，其中该较短边小于0.745μm。
全文摘要
本发明提供一种用于CMOS的存储器结构，用以降低软错误(soft－errors)的发生。在此存储单元的布局中，晶体管的源极至漏极轴与存储单元的较短边平行，且此存储单元具有一较长边与一较短边，其中较长边较佳为较短边的2倍长，如此可利用较短的井路径来降低晶体管与井条状处间的电阻，且较短的井条状处可降低操作时的电压与减少软错误的发生。
文档编号H01L27/092GK1622333SQ20041009166
公开日2005年6月1日 申请日期2004年11月24日 优先权日2003年11月26日
发明者廖忠志 申请人:台湾积体电路制造股份有限公司