位于绝缘体上硅结构衬底上的相变存储器单元的制作方法

专利名称：位于绝缘体上硅结构衬底上的相变存储器单元的制作方法
技术领域：
本发明涉及半导体器件，尤其涉及一种包含相变材料的存储器件，该相变材料具有场效应晶体管和/或双极晶体管的电特性。
背景技术：
相变材料具有至少两种不同的状态，即非晶态或晶态。非晶态具有一种更为无序的晶体结构。这些状态间的转变可选择性地进行。相变可以被可逆地诱导。硫族化物合金具有特殊的意义，其包含一种或多种元素周期表中第六族元素。
相变材料用于标准整体硅技术，形成非易失性存储器件的存储元件。各存储单元可以被看作可变电阻器，相应于相变材料的晶态可变电阻器在高低电阻率之间可逆地变化。通常，非晶态较晶态具有较高的电阻率，因此晶体状态可以被区分。相变材料允许储存数据，这是因为相变材料的各相可以根据其电阻区分。
在这些器件中，存储器件中存储元件的相变通过直接加热具有大编程电流的相变材料实现。传统情况下，通过直接加热相变材料双极晶体管用于传递大编程电流。由于大电流，重复的编程作业后，直接加热相变材料引起相变材料降解，从而降低存储器件的性能。
需要这样的相变存储器件，即克服了直接加热相变材料带来的存储器件降解的问题。此外，也需要进一步减小存储器阵列设计的最小存储单元面积的相变存储器件。

发明内容
本发明的一个目的是提供一种包含相变材料的存储结构，其中存储结构的电特性通过间接加热相变材料进行控制。本发明的另一个目的是提供一种包含混合的金属氧化物场效应晶体管(MOSFET)/双极晶体管的相变存储单元，场效应/双极混合晶体管的电特性通过间接加热相变材料产生的相变进行控制。
本发明有益地提供一种包含混合的MOSFET和双极晶体管的存储器件，其中MOSFET器件的栅极被一薄层用作存储单元的存储元件的相变材料代替。广义地，本发明存储器件包括具有发射极，基极和集电极的晶体管，基极具有邻近绝缘层的下表面；和包含相变材料的基极接触点。
发射区，基区和集电区形成于绝缘体上硅结构衬底的含硅层(SOI)层。至少部分相变材料形成在SOI层的基极部分的上表面。
提供流经上含硅层(SOI)的晶体管部分的大电流将相变材料间接加热到它的熔点。术语“大电流”解释为流经晶体管的电流达到5.0毫安每微米宽度的晶体管量级(mA/μm宽度的晶体管)。将相变材料快冷至固态提供了一种具有非晶态的相变材料。提供流经SOI层的晶体管部分的小电流将相变材料间接加热到一较低的却高于晶体转变温度的温度，将相变材料转变为晶态。术语“小电流”解释为流经晶体管的电流为1.0毫安每微米宽度的晶体管的量级(mA/μm宽度的晶体管)。上述的两个编程电流的量级与最小特征尺寸为大约130nm或更小的的半导体技术有关，其中编程电流随特征尺寸的减小而成比例下降。相变材料晶体结构的变化影响器件的电特性。
相变材料不同的晶态带来的电特性可以进行配制，以提供一种根据相变材料的晶态用作场效应(FET)晶体管或双极结型晶体管(BJT)的半导体器件。本发明的另一方面是一半导体器件，包括一衬底，该衬底包含第一掺杂区，其侧面与一组第二掺杂区相接；一位于第一掺杂区的相变材料；和一位于相变材料上的导体，其中当相变材料为第一相，半导体结构用作双极结型晶体管(BJT)，和当相变材料为第二相，半导体结构用作场效应晶体管(FET)。
特定地，相变材料的第一相是晶态。晶态相变材料在第一掺杂区和导体之间提供一低电阻率/高电导率欧姆接触(点)，导致器件的功能类似于双极结型晶体管(BJT)。在双极结型晶体管(BJT)模式相变材料的电阻率低于10.0毫欧姆-厘米(mΩ-cm)。相变材料的第二相是非晶态。非晶态相变材料在导体和第一掺杂区之间提供一高电阻率/低导电率欧姆接触，其中相变材料的功能类似场效应晶体管(FET)的栅极电介质。场效应晶体管(FET)模式相变材料的电阻率高于10.0千欧-厘米(mΩ-cm)。
本发明的另一方面是一种形成上述相变材料存储器件的方法，该器件具有混合的MOSFET/双极结型晶体管。广义地，该方法包括以下步骤在绝缘体上硅结构衬底含硅层的第一导电区上提供一牺牲栅极，牺牲栅极侧面与绝缘体间隔层相连；在含硅层中形成毗邻第一导电区的第二导电区；去除牺牲栅极以提供栅极通孔；在至少部分栅极通孔中形成相变材料衬层；和在相变材料衬层上形成栅极导体。
本发明的另一方面是一种将上述相变材料存储器结构与逻辑连接成一体的方法。广义地，这种集成包括提供包含形成在绝缘体上硅结构衬底上的存储区和逻辑区的初始结构，逻辑域包括至少一个栅极区，存储域包括多个牺牲栅极区；将延伸区掺杂剂注入到逻辑区；在存储区和逻辑区上形成绝缘层，其中绝缘层与存储区中多个牺牲栅极和逻辑区中至少一个牺牲栅极的上表面在同一平面内；在逻辑区上提供腐蚀停止层；从存储区中的多个牺牲栅极中去除至少一个牺牲栅极，以提供至少一个栅极通孔，其中逻辑区受到腐蚀停止层的保护；在至少一个栅极通孔的一部分形成相变材料衬层；在相变材料衬层上形成栅极导体；和提供互连布线到存储区和逻辑区。


图1通过横截面视图示出了包含相变材料的半导体器件，该相变材料位于衬底的掺杂部分上面。
图2示出了包含相变材料的半导体器件的等效电路，该相变材料位于基极接触点和衬底之间。
图3示出了相变材料的电阻率(Ω-cm)与退火/编程温度(℃)的关系图。
图4通过横截面视图示出了电流流经相变材料下面的SOI层时半导体器件的热分析。
图5示出了在半导体器件的集电极处测量的电流(mA/μm)当在与基极处施加的电压时的曲线图，其中一个器件具有非晶态相变材料，一个具有晶态相变材料。
图6示出了一存储器/阵列设计，包含具有相变材料的半导体器件。
图7-15通过横截面视图示出了形成半导体器件的方法，该半导体器件具有集成在存储/逻辑器件的存储区中的相变材料。
具体实施例方式
本发明提供一包含混合的MOSFET和双极晶体管的存储器件，其中相变材料的晶态通过间接加热控制。现在参照本申请的附图详细地讨论本发明。在附图中，相同和或相应的元件以相同的标号表示。
首先参照图1进行说明，图1示出了包含混合的金属氧化物半导体场效应晶体管(MOSFET)/双极结型晶体管的相变存储器件15，其具有相变材料17，根据相变材料17的晶态，相变材料用作MOSFET的栅极电介质或双极结型晶体管的基极接触点。
相变存储器件15形成在绝缘体上硅结构衬底28上，绝缘体上硅结构衬底包括上含硅层16(下文中称作SOI层)，绝缘层18和下整体含硅层29。SOI层16包括第一类型掺杂区20，其侧面与一组第二类型掺杂区19，21相接。当相变存储器件以近似于双极结型晶体管的方式运行时，第一类型掺杂区20可以被视作基极20，第二类型掺杂区19，21通常被视作发射极19和集电极21。当相变存储器件以近似于金属氧化物半导体场效应晶体管(MOSFET)的方式运行时，第一类型掺杂区20可以被视作沟道20，第二类型掺杂区19，21通常被视作源极19和漏极21。下文中不作特别限制，SOI层16的掺杂区将被视作发射极19，基极20和集电极21，而不论存储器件的运行方式。
仍然参照图1，相变材料衬层17位于上覆的栅极22和SOI层16的基极部分20之间。相变材料衬层17也将栅极22与一组间隔层23分隔开，其中各间隔层23位于栅极22的两侧。相变材料衬层17可以包含硫族化物合金。术语“硫族化物”这里用于表示合金或化合物材料，其包含至少一种选自元素周期表中第六族的元素。此处适用的硫族化物合金的示范性例子包括碲或硒与至少一种选自锗，锑，砷，硅元素的合金，但并不局限于此。
现在参照图2所示双极结型晶体管模式中的相变存储器件15的等效电路图，相变材料衬层17可以作为可变电阻器24集成到混合的MOSFET/双板结型晶体管。因为相变材料的电阻可以根据相变材料衬层17的晶体结构变化而变化，因此相变材料衬层17可作为可变电阻器24被集成。
特定地，该存储器件的等效电路10包含基极接触点25，发射极接触点26和集电极接触点27。基极接触点25是该器件的栅极22。发射极接触点26和集电极接触点27是发射极和集电极硅化物区。相变材料衬层17可以起到可变电阻器24的作用，其中基极接触点25和基极20之间的电接触必须延伸到可变电阻器24。
相变材料衬层17可以具有非晶态或晶态。当其为非晶态时，相变材料衬层17在电路上是绝缘的，起到类似金属氧化物半导体场效应晶体管(MOSFET)中栅极电介质的作用。当其为晶态时，相变材料衬层17是导电的，起到类似于双极晶体管中的基极接触点的作用。相应于相变材料衬层17的晶体结构的变化，电导率的变化提供了一集成在混合MOSFET/双极结型晶体管的可变电阻24，如图2的等效电路10所示。
如图3所示，现在说明电阻率和相变材料衬层17的晶体结构之间的关系。需要说明的是，Ge2Sb2Te5相变材料衬层17的测量，如图3所示，仅代表本发明的一个实施例，仅起到解释的作用。所以，本发明不应当被认为仅限于此。
数据线指示了具有成分Ge2Sb2Te5(GST)的相变材料衬层17的一个实施例的电阻率的测量，温度范围从大约25℃到大约275℃。初始的GST材料，大约在25℃，处于非晶态。随着温度上升到T1，大约125℃，GST材料的电阻率从大约10.0Ω-cm迅速下降到大约20.0mΩ-cm。进一步提高GST的温度到T2，大于大约180℃，电阻率进一步降低到低于约2.0mΩ-cm。T1和T2示出了GST的晶体转变温度，其中T1代表从非晶态到面心立方(FCC)相变的转变温度，T2代表从面心立方(FCC)到六方相变的转变温度。当GST温度提高到熔点以上时，图3未示出，GST熔化，快冷后GST恢复到非晶态。对于GST，其熔点大约在620℃。
尤其特别地是，参照图3，当加热到约150℃，非晶态Ge2Sb2Te5的电阻率从大约103Ω-cm降低到大于2.0mΩ-cm；其对应着从非晶态到面心立方晶态的相变。如图3所示的例子，从晶态到非晶态结构的相变，导致电导率变化因子至少为4，优选的因子为6。
如上所述，温度变化可以从非晶态到晶态或从晶态到非晶态可逆地转换相变材料衬层17的晶体结构。与传统的直接加热相变材料的相变存储器件相比，本发明可以通过间接加热相变材料衬层17控制相变材料的晶态。特别地，在本发明优选的实施例中，相变可以通过驱使电流通过SOI层16实现，其中SOI层产生的热量间接加热相变材料衬层17。可替代的方式是，相变材料衬层17可以被直接加热。
图4示出了本发明在复位模式中包含GST相变材料衬层17的存储器件的一个实施例的热分析，其中复位相变材料存储器件将GST材料转换到高电阻率的非晶态。施加于基极接触点25的电压大约为1.5V，施加于集电极接触点27的电压大约为2.5V。这些电压在30纳秒的时间段内，SOI层16被加热到高于约700℃的峰值温度，其中从SOI层16的热辐射间接加热相变材料从大约25℃到大约625℃以上。
现在详细描述包含相变材料衬层17的存储器件的操作性，其具有类似于图3所示的电特性。当相变材料衬层17处于低电阻率/高导电率状态，具有有序的晶态晶体结构，存储结构具有类似于双极结型晶体管(BJT)的电特性。栅极区22起到类似于基极接触点25的作用，其提供从高导电率相变材料衬层17到SOI层16的基极区20的电接触。相变材料衬层17的电阻率的变化超过四个数量级，优选的从大约100.0Ω-cm到大约2.0mΩ-cm。
对于p型SOI衬底和p型栅极/基极导体，当相变材料衬层17处于高电阻率/低导电率态时，具有非晶态结构，存储结构具有类似于累加器的电特性，例如通常导通的n型金属氧化物半导体场效应晶体管(NMOSFET)。相变材料衬层17的非晶态是绝缘的，具有大于100.0Ω-cm的电阻率。累加器模式是栅极材料22和SOI层16的基极部分20之间的逸出功差的结果。因此，相变材料衬层17处于非晶态时，起到类似于MOSFET中栅极电介质的作用。
图5进一步说明了包含Ge2Sb2Te5的相变材料衬层17的存储器件的电特性。图5图示了分别具有非晶态和晶态相变材料衬层17的两个存储器件的集电极21(I集电极)处测得的电流与施加于各器件基极接触点25的电压(V基极)的函数关系。需要说明的是，图5所示的电压是相互关联的，其他的电压已经被考虑并落入本发明的保护范围，只要保持电压和电流之间的关系，该关系依靠相变材料衬层17的晶态。进一步说明的是，提供图5所示的测量值仅具有解释的目的；因此，本发明不应当仅限于此。
参照图5，菱形数据点30绘制的数据代表具有晶态相变材料衬层17的存储器件电流的测量值，其中相变材料衬层17位于栅极22和SOI衬底16的基极20之间。在栅极22和基极20之间具有晶态相变材料衬层17的存储器件的集电极记录的电流测量值表明，存储器件以类似于双极结型晶体管的方式运行。以圆形数据点31绘制的数据代表在栅极22和SOI层16的基极20之间具有非晶态相变材料衬层17的存储器件的电流测量值。在栅极22和基极20之间具有非晶态相变材料衬层17的存储器件的集电极处记录的电流测量值表明，存储器件以类似于累加器的方式运行，如MOSFET。
依然参照图5，在大约-1.0V电压下具有处于非晶态的相变材料衬层17的存储器件，以圆形数据点31表示，和具有晶态的相变材料衬层17的存储器件，以菱形数据点30表示，这两个存储器件具有10-9mA/μm或更小的I集电极测量值。在该电流下，两个存储器件视作“关”状态。在+1.0V电压处，具有处于非晶态的相变材料衬层17的存储器件，以圆数据点31表示，和具有晶态的相变材料衬层17的存储器件，以菱形数据点30表示，这两个存储器件具有1.0mA/μm数量级的I集电极测量值。在此电流下，两个存储器件视作“开”状态。
在0.0V电压下，具有非晶态或晶态相变材料衬层17的存储器件的开/关状态有差别。在0.0V电压下，具有非晶态相变材料衬层17的存储器件的I集电极测量值31处于大约10-4mA/μm数量级，其中存储器件可被编程成视作“开”状态。在0.0V电压下，具有晶态相变材料衬层17的存储器件的I集电极测量值30接近10-8mA/μm数量级，其中存储器件可被编程成视作“关”状态。
仍然参照图5，当与包含非晶态相变材料衬层17且具有类似于MOSFET的电特性的类似存储器件相比，包含晶态相变材料衬层17的存储器件提供为具有类似于双极结型晶体管的电特性的器件，其中器件在低电压保持“关状态”。与晶态相变材料衬层17的存储器件相比，包含非晶态相变材料衬层17的存储器件，在低电压保持“开状态”，其一部分原因是由于栅极22和下面的SOI层16之间的逸出功的差别，其中相变材料衬层17起到类似于MOSFET栅极电介质的作用。
在优选的实施例中，当p+多晶硅或钨栅极22位于非晶态相变材料衬层17上时，该衬层位于p型硅基极20上面，存储器件为常“开”，并且当没有电压施加于栅极22上时，由于栅极22和基极20之间的逸出功差，存储器件导通。然而，当相变材料17处于晶态时，栅极22与基极通过一低电阻率/高导电率电阻器直接电导通；从而无论基极20和栅极22之间的逸出功差的大小，提供对基极的有效控制。
使用相变材料存储器件15可以进行下面的操作，其具有类似于图5所示器件的电特性。需要说明的是，下面的操作仅代表本发明的一个实施例，本发明不应当仅限于此。下面的操作仅为了达到解释的目的。
复位操作，即存储器件写“0”，可以通过向基极接触点25施加1.5V量级的电压，向集电极接触点27施加2.5V电压和向发射极接触点26施加0V电压达约20纳秒来实现。在复位操作中，相变材料衬层17被间接加热到高温，达到650℃左右，然后快冷以提供一非晶态结构。
置位操作，即存储器件写“1”，可以通过向基极接触点25施加1.0V量级的电压，向集电极接触点27施加2.5V电压，和向发射极接触点26施加0.0V电压实现。在置位操作阶段，相变材料衬层17被间接加热，缓慢提高相变材料衬层17的温度至大约从300℃到400℃的温度范围，以提供一晶态结构。
读取操作可以通过向基极接触点25施加0.0V电压，向集电极接触点27施加0.5V电压，和向发射极接触点26施加0.0V电压而实现。相变材料衬层17的晶体结构不受读操作的影响。
现在参照图6-15描述集成图1所示的存储器件到存储逻辑阵列的方法。在优选的实施例中，逻辑区35可以包括至少一个NMOSFET，和存储区40包括至少一个混合的NMOSFET/PNP双极晶体管。逻辑区35可以进一步包括PMOSFET器件。可替代地，逻辑区35可以包括至少一个PMOSFET和存储区40包括至少一个混合的PMOSFET/NPN双极晶体管。
首先参照图6，存储器阵列设计如俯视图所示，在4F方向，也就是在x轴方向具有大约4.0的特征尺寸，在第二方向3F，也就是y轴方向具有大约3.0的特征尺寸。各存储器阵列区通过隔离区与相邻的存储器阵列区分隔。活性SOI区85(Rx)通过活性SOI区85(Rx)外侧的区(即浅槽分离区90)相互分隔。衬底上的栅极区(PC)以标号86表示。集电极和基极接触点(CA)以正方形区87表示。发射极/源极为各列所有的存储单元所共有，通过金属层(M1)88实现电路连通。
现在参照图7，提供具有逻辑区35和存储区40的初始结构，其形成在埋置绝缘层18上面具有SOI层16的绝缘体上硅结构衬底28上。逻辑区35包括至少一个栅极区36，存储区40包含多个牺牲栅极区37。
采用所属领域技术人员公知的技术制造绝缘体上硅结构衬底28。例如，绝缘体上硅结构衬底28可以通过热粘合工艺，或层转移形成，或可替代地，绝缘体上硅结构衬底28可以通过氧离子注入工艺，即所属领域称作氧离子注入分离(SIMOX)的工艺形成。
SOI层16可以是具有大约20纳米到大约70纳米厚度的含硅层。这里所用的术语“含硅层”指任何包含硅的半导体材料。本发明适用的各种硅半导体材料的示意性例子包括，但不仅仅包括Si，SiGe，SiGeC，SiC和其他类似的含硅材料。前述半导体材料的组合也可用作绝缘体上硅结构衬底28的含硅层。埋置绝缘层18一般为埋置氧化物区，可以具有从大约150纳米到大约200纳米的厚度。位于埋置绝缘层18下面的整体硅层29的厚度与本发明无关。
在逻辑部分35和存储器阵列40的栅极区36，37形成在SOI层16上面。采用传统的光刻法和刻蚀技术形成栅极区36和37。栅极区36和37包括至少一个位于栅极电介质39和41上面的栅极电极38和42。首先，栅极电介质材料39和41形成，继之以栅极电极材料38和42。然后，栅极区36和37通过光刻法和刻蚀法排列形成图案。栅极电极38和42优先选用多晶硅，但也可以包括其他导体，如包括，但不仅仅包括元素金属，金属合金或金属硅化物。
栅极电介质39和41可以是传统的电介质材料，例如SiO2或Si3N4，或可替代的高K电介质，例如钽，锆，铝的氧化物或他们的组合物。通常，栅极电介质39和41的材料具有从大约1纳米到大约10纳米的厚度。栅极电介质39和41优选地包含具有从大约1纳米到大约2.5纳米厚度的二氧化硅。
形成栅极区36和37后，形成毗邻栅极区36和37的一组第一间隔层43。第一间隔层43采用传统的所属领域公知的淀积和刻蚀方法形成。第一间隔层43的材料可以包括电介质如氮化物，氧化物，氧氮化物或他们的组合。第一间隔层43可以具有从大约6纳米到大约12纳米的厚度。优选地，第一间隔层43是氧化物材料。
接下来的工艺步骤中，采用传统的光致抗蚀剂施加和构图方法，存储器块掩模44形成于器件的存储区40上面。更具体地是，一层光致抗蚀剂淀积在全部结构上。光致抗蚀剂层可选择地构图和显影以形成块掩模44，保护衬底的存储区40，同时裸露逻辑区35。
然后，加工裸露的逻辑区35形成延伸区45，而位于块掩模44下面的存储区受到保护。采用传统的例子注入方法形成延伸区45。优选地，加工逻辑区35形成至少一个NMOSFET(n型沟道MOSFET)，其中器件的延伸区45以p型离子注入。P型延伸区45通常以第三族元素制造。在p型离子注入中，典型的杂质是硼B或氟化硼BF2。具有大约0.2KeV到大约3.0KeV能量的硼或具有大约1.0KeV到大约15.0KeV能量的氟化硼和大约5×1013原子/平方厘米(atoms/cm2)到大约3×1016原子/平方厘米(atoms/cm2)剂量可以被用于注入p型区。
可替代地，器件的逻辑区35可以包括至少一个PMOSFET(p型沟道MOSFET)，PMOSFET的延伸区以n型离子注入。N型离子一般是第五族元素；优选地n型离子是砷As。具有大约0.25KeV到5.0KeV能量和大约3×1013原子/cm2到大约3×1016原子/cm2剂量的砷As可以被用于注入n型区。
本发明的另一实施例，器件的逻辑区35可以包括NMOSFET和PMOSFET，采用源极/漏极离子注入块掩模技术(未示出)可选择地加工器件的延伸区45，器件的存储区40可受到存储区块掩模44的保护。
参照图8，延伸区45形成后，使用化学制品带除去存储区块掩模44。接下来的工艺过程中，毗邻逻辑区35和衬底存储区40的第一组间隔层43形成第二组间隔层47。
然后，采用传统的离子注入工艺步骤，离子注入到位于器件的逻辑区35和存储区40源极和漏极区46，采用源极/漏极块掩模(未示出)技术选择性地加工n型和p型区。优选地，同时以p型掺杂剂离子注入存在于存储区40中的存储器件和逻辑区35中的NMOSFET的源极和漏极区46。形成在存储区40的源极和漏极区46也可被看作发射极和集电极。
P型区中常用的离子注入物可以是硼B或氟化硼BF2。P型源极/漏极区46可以注入大约1.0KeV到8.0KeV的能量和大约1×1015原子/cm2到7×1015原子/cm2的剂量的硼B。P型源极/漏极区46也可以注入大约5.0KeV到40.0KeV的注入能量和大约1×1015原子/cm2到7×1015原子/cm2的剂量的氟化硼BF2。
N型源极/漏极区46可以是磷P或砷As。N型源极/漏极区46可以注入大约3.0KeV到15.0KeV的能量和大约1×1015原子/cm2到7×1015原子/cm2的剂量的磷P。N型源极/漏极区46可以注入大约6.0KeV到30.0KeV的能量和大约1×1015原子/cm2到7×1015原子/cm2的剂量的砷As。
仍然参照图8，硅化物区48随后形成在源极/漏极延伸区45，源极/漏极区46和栅极区36，37的上面。形成硅化物通常需要淀积硅化物金属，如Ni，Co，W，Pt或Ti(和他们的合金)到含硅层的裸露表面上。金属淀积前需要采用湿法净化工艺预净化以将残余氧化物和其他污染物从表面去除，然后在表面上形成硅化物区48。金属淀积后，采用传统的工艺对此结构进行退火处理，如快速热退火，但不仅限于这些例子。在热退火过程中，淀积的金属与硅反应形成金属硅化物。
现在参照图9，电介质层49，也就是二氧化硅，从四乙氧基硅烷(TEOS)前体中淀积出来。优选地，采用等离子增强的TEOS或等离子增强的CVD方法在低于约600℃，最好在400℃左右的温度下淀积电介质层49。然后采用传统的平面化技术，如化学机械平面化(CMP)进行平面化电介质层49，直至裸露出逻辑区35和存储区40的栅极区36，37上面的硅化物接触点48的上表面。
参照图10，然后在全部结构上，包括逻辑区35和存储区40，淀积电介质膜51。电介质膜51可以是氮化物或氧氮化物材料。在优选的实施例中，氮化物膜51包含Si3N4，具有大约10纳米的厚度。逻辑块掩模52形成在逻辑区35的表面，存储区40是裸露的。然后从存储区40上刻蚀电介质膜51，但是逻辑区块掩模52下面的电介质膜51部分受到保护。采用各向同性低能刻蚀的方法刻蚀电介质膜51。优选地，刻蚀化学方法对下面的电介质层49具有选择性，可以包含CF3和/或CF4。
现在参照11，绝缘膜51刻蚀后，使用化学剥离方法去除逻辑区块掩模52。接下来的工艺步骤，采用传统的刻蚀工艺，例如活性离子腐蚀，去除存储器阵列40的栅极区36上面裸露的硅化物区48，而逻辑区35受到电介质膜51的残余部分的保护。优选地，硅化物刻蚀化学试剂对电介质层49中的四乙氧基硅烷氧化物的硅化物和电介质膜51的氮化硅(Si3N4)有选择地去除硅化物。更加优选地，硅化物刻蚀化学试剂包括含氟类物质，如氟化氢HF。
硅化物刻蚀后，采用传统的刻蚀工艺，例如活性离子刻蚀从存储区40去除牺牲栅极区37。优选地，牺牲栅极刻蚀选择性地去除多晶硅牺牲栅极区37而没有刻蚀绝缘层49的四乙氧基硅烷氧化物和绝缘膜51的氮化硅(Si3N4)。更加优选地，牺牲栅极刻蚀包括氢氧化钾(KOH)腐蚀液，刻蚀工艺在栅极电介质41上结束。
采用选择刻蚀工艺，即实质上不能刻蚀下面SOI层16，将栅极电介质41从位于器件的存储区40的栅极区37去除。优选地，栅极电介质刻蚀选择性地去除栅极电介质41的二氧化硅而没有刻蚀绝缘层49的四乙氧基硅烷氧化物和绝缘膜51的氮化硅(Si3N4)。
在一个实施例中，可以通过化学氧化物去除(COR)工艺去除栅极电介质的氧化物，该工艺在相对低压(6毫托或更低)的氟化氢HF和氨气NH3蒸汽下施行，在不损伤下面的SOI层16的情况下去除部分氧化物栅极电介质。可替代地，可以采用干法刻蚀工艺去除栅极电介质41，包括但不限于这些活性离子刻蚀和高浓度等离子刻蚀。为了保证去除栅极电介质41时不损伤下面的SOI层16，采用端点检测方法定时或监控刻蚀工艺。用NH4OH/H2O2/H2O或HCl/H2O2/H2O的化学试剂混合物湿法净化去除栅极电介质49后裸露的SOI层16部分。
相变材料衬层17淀积到逻辑区35和存储区40上面，如图12所示。可以采用低温淀积工艺，在低于600℃的温度，淀积相变材料衬层17，淀积工艺包括溅射和化学气相淀积(CVD)，但并不仅限于此。相变材料衬层17可以包含硫族化物合金。硫族化物合金包括含有选自元素周期表中第六族的元素的合金，包括硫(S)，硒(Se)，碲(Te)，但并不仅限于此。相变材料衬层17也可以包括锗(Ge)和锑(Sb)。在一实施例中，相变材料17包括GexSbyTez，更为优选的成分是Ge2Sb2Te5(GST)。另外，相变材料衬层17可以包括从大约10纳米到大约30纳米的厚度，优选的为20纳米。
仍然参照图12，多晶硅层55通过低温形成方法淀积到相变材料衬层17的上面。低温形成方法包括在600℃以下任何形成多晶硅层55的方法，包括等离子增强化学气相淀积方法，但并不仅限于此。多晶硅层55的淀积厚度可以从大约450纳米到大约650纳米范围内变动，对90纳米长度L1优选地是50纳米。
然后掺杂多晶硅层55，以提供适合栅极导体22的导电材料。掺杂剂可以通过离子注入方法引入或掺杂的多晶硅层55可以原位掺杂。形成优选的混合NMOSFET/PNP双极晶体管后，向多晶硅层55离子注入第三族元素，即硼，以制造p型多晶硅层55。通常的硼注入剂量范围是大约1×1015原子/cm2到大约5×1015原子/cm2，注入能量的范围是大约4.0KeV到大约10.0KeV。
替代地，形成混合PMOSFET/NPN双极晶体管后，用第五族元素，即砷或磷，离子注入多晶硅层55，以制造n型多晶硅层55。多晶硅层55常用的砷注入剂量范围是从大约1×1015原子/cm2到大约5×1015原子/cm2，注入能量的范围是大约10.0KeV到大约30.0KeV。常用的磷注入剂量的范围是从1×1015原子/cm2到大约5×1015原子/cm2，注入能量的范围是大约5.0KeV到大约20.0KeV。
采用传统的方法，如化学机械平面化方法(CMP)将图12所示结构的上表面平面化，以从停止于绝缘层51的逻辑区上去除相变材料衬层17和多晶硅层55。
参照图13，一层金属硅化物61淀积到存储区40上面。首先，一层低温金属淀积到逻辑和存储区35和40。低温金属包括可以在低于600℃的温度下淀积的金属，如镍。优选地，低温金属层可以通过溅射淀积的方法淀积。可以对低温金属层进行退火处理将低温金属层转化成金属硅化物层61。退火过程中，淀积的金属与硅反应形成金属硅化物。
任选地，采用传统的平面化或刻蚀工艺从逻辑区35去除金属硅化物层61和电介质膜51的残存部分，去除过程终止于电介质层49，如图14所示。在一个实施例中，电介质膜51被保留下来。
参照图15，在接下来的工艺步骤中，上电介质层62覆盖淀积到全部结构上面并平面化。上电介质层62可以选自包含含硅材料的族，例如SiO2，Si3N4，SiOxNy，SiC，SiCO，SiCOH和SiCH化合物；其中锗代替部分或全部硅的含硅材料；掺杂碳的氧化物；无机氧化物；无机聚合物；混合聚合物；有机聚合物如聚酰胺或SiLKTM；其它含碳材料；有机-无机材料如旋压玻璃和silsesquioxane(1，3，5环己胺循环)基材料；和金刚石类碳(DLC，也称作无定形氢化碳，α-CH)。对上电介质层62另外的选择包括任何前述材料处于多孔型，或处于一种形式，这种形式在加工过程中到或从多孔态和/或可渗透的到非孔态和/或不可渗透的。
可以通过本领域技术人员公知的多种方法形成上绝缘层62，包括从溶液中旋涂，从溶液中喷涂，化学气相淀积(CVD)，等离子增强化学气相淀积(PECVD)，溅射淀积，反应溅射淀积，粒子束淀积和蒸发，但不仅限于此。
上绝缘层62经构图和刻蚀形成通路孔63，这些通孔开向衬底的各源极/漏极和栅极导体区。通路孔63形成后，采用传统工艺，如溅射或电镀，淀积导电金属进入通孔63形成互连64。导电金属可以包括钨，铜，铝，银，金和他们的合金，但不仅限于此。
尽管参照优选的实施例对本发明进行了特别地说明和描述，本领域技术人员容易理解，前述的和形式和细节上的其他改变可能没有脱离本发明的精神和保护范围。因此，本发明不限于具体的形式和文字与

的细节，而全部落入附带的权利要求书的保护范围。
权利要求
1.一种存储器结构，包括一晶体管，其包含发射极、基极和集电极，所述基极有一毗连绝缘层的下表面；以及一包含相变材料的基极接触点。
2.如权利要求1所述的存储器结构，其中所述晶体管诱导所述相变材料的相变。
3.如权利要求1所述的存储器结构，其中所述相变材料包括硫族化物合金。
4.如权利要求3所述的存储器结构，其中所述硫族化物合金包括Ge2Sb2Te5。
5.如权利要求1所述的存储器结构，其中至少一部分所述相变材料位于所述基极的上表面上。
6.如权利要求1所述的存储器结构，其中所述发射极是n型，所述基极是p型，所述集电极是n型，所述基极接触点是p型多晶硅。
7.如权利要求1所述的存储器结构，其中所述发射极是p型，所述基极是n型，所述集电极是p型，所述基极接触点是n型多晶硅。
8.如权利要求1所述的存储器结构，其中所述绝缘层包括一位于绝缘体上硅结构衬底上的埋置氧化物(BOX)层。
9.一种半导体结构，包括一衬底，其包括第一掺杂区，该第一掺杂区侧面连接一组第二掺杂区；位于所述第一掺杂区上的相变材料；和位于所述相变材料上的导体，其中当所述相变材料为第一相时，所述半导体结构作为一双极结型晶体管运行，和当所述相变材料为第二相时，所述半导体结构作为场效应晶体管运行。
10.如权利要求9所述的半导体结构，其中所述相变材料包括硫族化物合金。
11.如权利要求10所述的存储器结构，其中所述硫族化物合金包括Ge2Sb2Te5。
12.如权利要求9所述的半导体结构，其中所述第一相包括晶态固相。
13.如权利要求9所述的半导体结构，其中所述第二相包括非晶态固相。
14.如权利要求9所述的半导体结构，其中所述相变材料通过所述衬底的热辐射转变成所述第一相或所述第二相。
15.一种形成存储器件的方法，包括提供一初始结构，包括一位于SOI衬底的含硅层中第一导电区上面的牺牲栅极，所述牺牲栅极侧面连接一组间隔层；在所述含硅层中形成毗连所述第一导电区的第二导电区；去除所述牺牲栅极以提供一栅极通孔；以及在至少一部分所述栅极通孔内形成相变材料；在所述相变材料衬层上形成一栅极导体。
16.如权利要求15所述的方法，其中所述相变材料衬层包括硫族化物合金。
17.如权利要求15所述的方法，其中所述相变材料衬层具有小于约20纳米的厚度。
18.如权利要求15所述的方法，其中所述牺牲栅极包括多晶硅。
19.如权利要求18所述的方法，其中所述去除所述牺牲栅极的步骤包括用KOH刻蚀所述牺牲栅极。
20.如权利要求15所述的方法，其中形成所述相变材料衬层的步骤包括在低于约600℃的温度下进行化学气相淀积或溅射。
全文摘要
本发明包括形成相变材料存储器器件的方法和由此制造的相变存储器器件。特殊地，相变存储器器件包括一半导体结构，其包括一具有第一掺杂区并其侧面连接一组第二掺杂区的衬底；位于第一掺杂区上的相变材料；和位于相变材料上的导体，其中当相变材料为第一相时，半导体结构作为双极结型晶体管运行，当相变材料为第二相时，半导体结构作为场效应晶体管运行。
文档编号H01L45/00GK1670979SQ20051005483
公开日2005年9月21日 申请日期2005年3月17日 优先权日2004年3月18日
发明者斯蒂芬·S·福尔凯伊, 亨德里克·哈曼, 杰弗里·B·约翰逊, 林仲汉, 黄汉森 申请人:国际商业机器公司