专利名称：自对准分裂栅非易失存储器结构及其制造方法
技术领域：
本发明涉及分裂栅(split-gate)存储器单元以及包括这种存储器单元的半导体器件。本发明尤其涉及浮栅和控制栅自对准的分裂栅存储器单元以及制造这种分裂栅存储器单元的方法，其中控制栅至少部分地与浮栅重叠。
背景技术：
已经制造出各种结构的使用浮栅和控制栅的半导体存储器单元，其中可以对浮栅充电来改变相关沟道区的性能。这些存储器单元用于形成非易失存储器阵列和器件，由此存储的数据可以保持相对长的时间，而不会耗电或需要经常刷新。当希望低功耗时，这种器件在长时间不能得到或经常中断电源的应用中，或者在依靠电池的应用中尤其有用。
因此，这些类型的器件经常在诸如移动通信设备、包含在微处理器或微电脑芯片中的存储器块以及广泛用于存储音乐和/或图像数据的存储器之类的应用中出现。可以以分裂栅或者叠置栅结构设置浮栅存储器单元，这两种结构的组合也可以包括在单个器件上。
分裂栅存储器单元晶体管和传统的包括字节操作(8位写入/擦除)的快闪存储器相比较，具有几个优点大约1μA的相对低的编程电流，对用作选择晶体管的控制栅干扰的良好抵抗性、由使用热载流子注入所提供的高速度。分裂栅存储器单元晶体管也有几个缺点，包括比相应的快闪单元的体积大，并且比相应的使用F-N(Fowler-Nordheim)隧道注入的EEPROM(电可擦除可编程只读存储器)耐久性低。
与浮栅存储器单元阵列的制造有关的问题是各种功能元件的对准，这些功能元件包括源极、漏极、控制栅和浮栅。随着更高集成度的设计规则不断减小这些不同元件的尺寸和间隔，增加了对精确和可控制对准(alignment)的需要。不同存储器单元元件正确的相对对准和定向(orientation)使生产率提高、性能分布降低、最终的半导体产品的可靠性增加。
自对准是半导体制造的公知技术，通过该技术设置和构建某些工艺步骤和所得结构，这样由于特定的工艺顺序导致元件、如CMOS栅电极和相邻的源极/漏极区彼此自动对准，由此不需要依靠多重光刻图案的对准。
在分裂栅存储器单元结构中，控制栅场效应晶体管(FET)在确定源极侧注入单元的编程注入效率方面具有重要作用。对控制栅长度Lcg(也可以称为WL(字线)多晶硅长度)、即设置在沟道区上方的控制或选择栅的长度的良好的工艺控制，可以提供控制栅器件的完全截止并降低在镜像单元(mirror cell)编程期间的干涉或干扰的可能性。
与制造分裂栅存储器单元相关的问题可能是成对控制栅长度和位置的不匹配。如图1所示，两个控制栅设置在公共源极区的两侧，并且在源极区和相应漏极区之间的部分沟道上方。如果控制栅长度Lcg1与Lcg2并非大致相同，在源极和漏极之间流动的电流量将不同，据此两个镜像单元的操作也不同。
作为浮栅104a充电(编程)或放电(擦除)状态的函数，通过利用流过相应晶体管的电流的变化，可以将数据存储在这种分裂栅存储器单元中。在充电(编程)操作期间，通过例如将相对高的电压、如8-12V施加给公共源极，将例如1-3V的中间电压施加给相应的控制栅120，将例如0-0.5V的相对低的电压施加给相应的漏极126，同时保持衬底接近地电压0V，可以将电子注入到浮栅104a中。由于浮栅104a通过所得到的沟道热电子注入(CHEI)机制积累电子，因此晶体管的有效阀值电压Vth将提高，一般可以达到约3V以上的电平。
相反，在放电(擦除)操作期间，通过例如将相对高的电压，如8-12V施加给控制栅极120，同时保持公共源极116、相应的漏极126和衬底100接地或接近地电压0V，电子可以从浮栅104a被拉出。由于浮栅104a通过所得到的Fowler-Nordheim(F-N)隧道效应机制释放其所积累的电子，晶体管的有效阀值电压Vth将降低，一般可以降低到约1V以下的电平，甚至可以降低到低于0V的电平。
一旦被编程或被擦除，可以通过将约2V的读取电压施加给控制栅120、将约1V的电压施加给漏极126并保持源极116和衬底100接地或接近地电压0V，来读取如图1所示的分裂栅存储器。如果浮栅在读取时被充电，Vth将足够高于读取电压，晶体管保持“关断”。相反，如果浮栅在读取时被放电，Vth将足够低于读取电压以保证晶体管处于“导通”。可以理解，考虑最终的半导体产品的性能需求所选择的分裂栅晶体管元件的尺寸和掺杂将决定操作该晶体管所需的电压和电流的精度范围。
如图1所示，分裂栅存储器单元具有这样的结构，其中浮栅104a和相应的控制栅120设置在公共源极区116的相对侧并通过绝缘材料彼此隔开。浮栅104a也通过周围的绝缘材料与外部电流源电绝缘。
在浮栅104a的基本垂直的部分和控制栅120之间的绝缘材料200可以称为栅极间绝缘层(intergate insulating layer)、隧穿绝缘体或隧穿氧化物。在浮栅104a和衬底100之间的绝缘材料204可以称为耦合(coupling)绝缘体或耦合氧化物。类似地，在控制栅120和衬底100之间的绝缘材料206可以称为栅极绝缘体或栅极氧化物。
在制造工艺期间，绝缘材料204和206例如可以形成在不同的阶段，因此，它们在组分和/或厚度上略有不同。在浮栅104a的上侧和控制栅120之间的绝缘材料202可以称为多晶硅间(interpoly)氧化物(IPO)。
每个绝缘区200、202、204、206将依次具有相关电容，即Ctun、CIPO、Cc、Cg，它们贡献于分裂栅晶体管的总电容Ctot。这些电容也将影响施加到浮栅104a并产生电场的电压，而又在充电(编程)操作期间产生并将热电子引向浮栅。在编程步骤期间，根据等式I，在浮栅104a引起的电压Vfg通常对应于施加给公共源极的电压Vs。
Vfg＝Vs*(Cc/Ctot) I因此，Cc/Ctot的大小是一个在设计分裂栅晶体管时必须考虑的因数。Cc/Ctot的值越高，在浮栅中引起的电压越高，由此提高了晶体管的电子注入(编程)效率。
类似地，在放电(擦除)操作期间，通过F-N隧道效应，电子通过隧道绝缘层200和/或多晶硅间氧化物202从浮栅移动到控制栅。在这种情况下，根据等式II，在浮栅104a引起的电压Vfg通常对应于施加给控制栅的电压Vcg。
Vfg＝Vcg*((Ctot-CIPO-Cg)/Ctot)II因此，为了提高性能，就需要提高CIPO，由此降低了浮栅上的有效电压Vfg。在放电操作期间Vfg的降低将影响存储器单元的耐久性特性以及电子放电(擦除)效率。而且，当利用F-N隧道效应机制时，绝缘层内的电子陷阱可以降低隧道电流，因而恶化器件性能。可以通过提高浮栅的有效电压略微抑制这种恶化。
根据公式III，对于浮栅状态的隧道Ctun和多晶硅间氧化物CIPO的电容贡献之间的关系也可以表示为耦合率α。
α＝((Ctun+CIPO)/Ctot) III在美国专利No.6329685、No.6362048、No.6429472、No.6486508、No.6524915、No.6562673、No.6589842以及美国专利申请No.2002/0034846中示出并描述了某些制造工艺和所得到的浮栅结构，其全部内容在此引入作为参考。
发明内容
根据本发明的分裂栅晶体管的示例性实施例提供了控制栅和浮栅的自对准，并提供了对隧穿和多晶硅间氧化物更强的控制度。这些工艺和结构的改善转变为改善的编程/擦除效率、耐久性特性和器件对器件的一致性。
根据本发明的形成分裂栅晶体管的一种示例性方法包括依次进行如下步骤在衬底上形成第一绝缘层；在第一绝缘层上形成第一半导体层；在第一半导体层上形成第二绝缘层；在第二绝缘层上形成第三绝缘层；构图并蚀刻第三绝缘层以形成露出第二绝缘层的一部分的开口，所述开口具有基本上垂直的侧壁；氧化第一半导体层的一部分以形成半导体氧化物层；淀积第二半导体层；使用各向异性蚀刻来蚀刻第二半导体层以形成与所述开口的侧壁相邻的间隙壁(spacer)并露出一部分半导体氧化物层；蚀刻半导体氧化物层的露出部分以露出一部分第一半导体层；蚀刻第一半导体层的露出部分以露出一部分第一绝缘层；淀积第四绝缘层至足够填充所述开口的厚度；除去第四绝缘层的上部以露出第三绝缘层的表面并产生基本平坦的表面；除去第三绝缘层同时基本上保持间隙壁以形成基础结构(basestructure)；除去第二绝缘层；使用基础结构作为蚀刻掩模来蚀刻第一半导体层以露出第一绝缘层并形成浮栅结构；在浮栅结构上形成绝缘层；淀积第三半导体层，所述第三半导体层与基础结构的表面基本相符；蚀刻第三半导体层以形成与所述基础结构的侧壁相邻的控制栅结构，其中每个控制栅结构与相应的浮栅结构是成对的但是与其绝缘，而且其中每个控制栅结构的一部分与相应的浮栅结构至少部分地重叠；淀积第四绝缘层以绝缘控制栅结构。
还公开了一种形成非易失分裂栅存储器单元的示例性方法，其包括依次进行如下步骤在衬底上形成第一绝缘层；在第一绝缘层上形成第一半导体层；在第一半导体层上形成第二绝缘层；在第二绝缘层上形成第三绝缘层；构图和蚀刻第三绝缘层以形成露出第二绝缘层的一部分的开口，所述开口具有基本上垂直的侧壁；氧化一部分第一半导体层以形成半导体氧化物层；淀积侧壁材料层；使用各向异性蚀刻来蚀刻侧壁材料层以形成与所述开口的侧壁相邻的间隙壁并露出一部分半导体氧化物层；蚀刻半导体氧化物层的露出部分以露出一部分第一半导体层；蚀刻第一半导体层的露出部分以露出一部分第一绝缘层；通过第一绝缘层的露出部分注入掺杂剂物质(dopant species)以在一部分衬底中形成源极区；淀积第四绝缘层至足够填充所述开口的厚度；除去第四绝缘层的上部以露出第三绝缘层的表面并产生基本平坦的表面；除去第三绝缘层和间隙壁以形成绝缘体结构，该绝缘体结构具有包括凹进区域的侧壁；除去第二绝缘层；使用半导体氧化物层的剩余部分蚀刻第一半导体层以露出第一绝缘层并形成第一导体元件；在第一导体元件上形成第五绝缘层；淀积第二半导体层，该第二半导体层与绝缘体结构的表面基本相符并填充侧壁中的凹进区域；蚀刻第二半导体层以形成与绝缘体结构的侧壁相邻的半导体间隙壁并露出一部分第一绝缘层，其中每个半导体间隙壁是第二导体元件，该第二导体元件与相应的第一导体元件是成对的并与其部分地重叠；通过第一绝缘层的露出部分注入掺杂剂物质以在衬底中形成漏极区；形成绝缘层以绝缘第二导体元件，并建立与源极区、漏极区和第二导体元件的各自的电连接。
还公开了一种形成互补浮栅和控制栅结构的示例性方法，包括如下步骤形成绝缘结构，该绝缘结构具有带有凹陷区域和突出区域的侧壁表面，所述突出区域位于所述凹陷区域的下面；使用绝缘结构的突出区域作为蚀刻掩模，蚀刻半导体层以形成浮栅结构；在浮栅结构上形成绝缘层以形成具有侧表面的中间绝缘结构，该侧表面包括凹陷区域；以及形成与中间绝缘结构相邻的控制栅结构，其中控制栅结构与所述侧表面相符并包括在一部分浮栅结构的上方延伸的突出部分。
现结合附图并参考示例性实施例描述本发明的特征和优点，附图中相同的附图标记用于表示相同或相应的元件，其中图1示出了根据本发明的示例性分裂栅晶体管的垂直截面；以及图2A-2M提供了一系列垂直截面，其示出了图1所示的分裂栅晶体管的示例性制造方法中的某些工艺步骤。
提供这些图的目的是有助于理解下面更为具体描述的本发明的示例性实施例，而不应解释为对本发明的不适当的限制。更具体而言，为了更清晰起见，图中所示的各种元件的相对间隔、大小和尺寸未按比例绘制，且可能被放大、缩小或进行其它改变。本领域普通技术人员可以理解，只是为了改善清晰性并减少图的数量，在半导体器件的制造中常用的某些层、包括例如光致抗蚀剂图案和多层金属化结构已被省略。
具体实施例方式
现在参考附图更加详细地描述根据本发明的分裂栅晶体管结构和制造诸如分裂栅晶体管结构的方法的示例性实施例。然而，可以理解的是，本发明可以以多种不同形式实施并且不应解释为仅限于在此阐述的实施例；而且，提供这些实施例是为了使本公开彻底和全面，并将本发明的构思充分传达给本领域普通技术人员。
正如这里所使用的，被描述为在另一层或衬底“上”或“上方”的层或结构并不需要直接形成或淀积在参考层或衬底之上，而应该理解成包括一个或多个插入层。同样，当层或结构被描述为在另一层或表面“之下”时，该层或结构无需直接位于参考层或表面之下，而应该理解成包括一个或多个插入层。因此，术语“邻近”和“旁边”也应理解为描述相对的方向，并应理解为包括插入层或材料。
根据本发明的工艺的示例性实施例在图2A-2M中示出。如图2A所示，制备如P型硅的半导体衬底100，通过衬底的氧化或通过淀积工艺在其上形成通常具有约50到150埃之间的厚度的如氧化硅的第一绝缘层102。然后在第一绝缘层102上形成通常具有约500到1500埃之间的厚度的第一多晶硅层104。根据其用途，第一多晶硅层104也可以称为浮置多晶硅(floatingpoly)或FPoly。然后通过例如氧化第一多晶硅层的一部分在第一多晶硅层104上形成第二绝缘层106，其通常为厚度在约30到100埃之间的薄氧化硅层。
然后一般使用化学气相淀积(CVD)工艺，如低压CVD(LPCVD)、等离子体增强CVD(PECVD)或其他合适的淀积工艺，在第二绝缘层106上形成具有约2000到3000埃之间厚度的第三绝缘层108，例如氮化硅层。然后在第三绝缘层108上形成光致抗蚀剂层(未示出)，其被曝光并显影以形成露出一部分第三绝缘层的光致抗蚀剂图案。然后蚀刻第三绝缘层108的露出部分以形成露出一部分第二绝缘层106的开口或沟槽110。所使用的蚀刻工艺优选具有相对高的选择性，例如第三绝缘层108相对于第二绝缘层106大于10。
如图2B所示，第二绝缘层106的露出部分、特别是下面的多晶硅层104的部分经受额外的氧化以形成FPoly氧化物区112，其还包括一些在沟槽110内露出的第三绝缘层108的边缘下面延伸的厚度减小的“鸟嘴”区。FPoly氧化物区112通常具有约500到1500埃之间的厚度，并在氧化期间消耗FPoly 104厚度的多于一半。
如图2C所示，然后在第三绝缘层108和FPoly氧化物区112的上方淀积第二且通常共形的(conformal)的多晶硅层114。该第二多晶硅层114通常具有约1500到3000埃之间的厚度。
如图2D所示，然后该第二多晶硅层114经受各向异性蚀刻工艺，例如反应离子蚀刻(RIE)来形成与沟槽110的侧面相邻的多晶硅间隙壁114a。多晶硅间隙壁114a的特征在于底部宽度w，其通常在约0.15到0.25μm之间，并覆盖FPoly氧化物区112的外围部分。在沟槽110的中心部分形成的多晶硅层114的部分在间隙壁形成期间被除去，由此露出一部分FPoly氧化物区112。
如图2E所示，然后可以除去FPoly氧化物区112的露出部分以露出一部分FPoly 104，FPoly氧化物的剩余部分112a保留在间隙壁114a的下面。如图2F所示，然后可以除去FPoly 104的露出部分以露出部分第一绝缘层102。所使用的除去FPoly 104露出部分的蚀刻工艺也有助于产生与沟槽110的侧壁相邻的减小的多晶硅间隙壁114b。关于露出的多晶硅区104、114a和第一绝缘层102的蚀刻选择性以及第一绝缘层的相对厚度将决定在该蚀刻工艺期间可以除去多少多晶硅间隙壁114a以及将减少多少底部宽度w。最终的底部宽度可以在0.1μm的量级。
还如图2F所示，一旦除去FPoly层104的露出部分，衬底可以以约1015ions/cm2量级的剂量在约40KeV的能量下被注入掺杂剂物质，例如n型掺杂剂、如As或P，以形成晶体管的公共源极区。
如图2G所示，在完成源极注入之后，然后在衬底上淀积厚的氧化硅层(未示出)。该氧化硅层应具有足够完全填充沟槽110的厚度并且可以具有15000埃的厚度。然后通常使用化学机械抛光(CMP)工艺除去该氧化硅层的上部，以露出第三绝缘层108的上表面。氧化硅层的剩余部分将形成完全填充沟槽110的隔离氧化物结构118。
如图2H所示，在形成氧化物结构118之后，可以除去第三绝缘层108。在其中第三绝缘层108是氮化硅的情况下，其可以使用湿蚀刻工艺被除去，该湿蚀刻工艺中加入了一般高于150℃的磷酸H3PO3的热的水溶液。一旦除去第三绝缘层108，减小的多晶硅间隙壁114b被露出并且可以使用加入氢氧化氨NH4OH水溶液的湿蚀刻工艺被除去。所得结构的露出部分包括氧化物结构118和第二绝缘层106的剩余部分。
如图2I所示，然后通常使用湿蚀刻或干蚀刻除去第二绝缘层106的剩余部分，以露出一部分FPoly层104。根据蚀刻成分，可以和除去减小的多晶硅间隙壁114b相结合来除去第二绝缘层106的剩余部分。在除去第二绝缘层106的剩余部分之后，可以使用氧化物结构118作为蚀刻掩模蚀刻FPoly层104的露出部分，以露出部分第一绝缘层102。FPoly层104的剩余部分将成为浮栅结构104a。
如图2J所示，然后通过热氧化和/或CVD工艺在氧化物结构118和浮栅结构104a的露出表面上形成厚度一般为约50到150埃的绝缘氧化物层，以绝缘浮栅结构并形成栅极氧化物层。然后在衬底上淀积厚度约为2000到4000埃的第三多晶硅层(未示出)，其经受如RIE的各向异性回蚀刻工艺，以形成与氧化物结构118相邻的控制栅结构120。也可以称为字线多晶硅的控制栅结构120的特征在于从隧穿氧化物200延伸并横跨衬底100的沟道区的底部长度L。该底部长度L可以由淀积的多晶硅层的厚度、蚀刻化学制品和任何过蚀刻(overetch)的程度来控制，以提供尺寸控制度。一般的底部长度L可以在约0.20到0.35μm的范围内。
如图2K所示，可以利用氧化物结构118和控制栅结构120作为注入掩模而将轻掺杂漏极(LDD)区122形成在衬底100中。如同公共源极区116，通过以约40KeV的能量但使用约1013ions/cm2的减小剂量注入一种或多种n型掺杂剂，通常为As和/或P，来形成LDD区122。在形成LDD区122之后，如图2L中所示，可以在衬底上淀积氧化物层(未示出)，其经受如RIE的各向异性回蚀刻工艺以形成与控制栅120的侧面相邻的氧化物间隙壁124。使用氧化物结构118、控制栅结构120和氧化物间隙壁124作为注入掩模，通常使用与用于形成公共源极区相对应的注入能量和剂量组合，可以将n型掺杂剂、通常为As或P的附加重注入(additional heavier implant)注入到衬底中以形成N+漏极区126。这些集中的漏极区也可称为N+位线结(N+bit line junction)。
如图2M所示，在形成N+漏极区126之后，在衬底上淀积厚氧化物层128，其通常为具有约10000到15000埃厚度的CVD氧化物。使用CMP工艺可以将该氧化物层128平坦化以提供更适于构图的表面。然后在氧化物层128上可形成光致抗蚀剂层(未示出)，使其曝光并显影以形成露出部分氧化物层的接触图案。然后可以蚀刻氧化物层128的露出部分以形成接触开口，所述接触开口延伸到源极区116、漏极区126(未示出)和控制栅120(未示出)。在除去光致抗蚀剂图案之后，可以用一种或多种导电材料填充接触开口，所述导电材料一般包括含有Ti和TiN的组合的初始阻挡(initialbarrier)金属，接着淀积另一金属层，例如W，其将填充接触开口的其余部分，接着通过CMP工艺除去金属层的上部并形成提供与下部元件电连接的接触插塞130。使用钨的工艺，例如可以包括淀积具有约2000到3000埃厚度的W层，接着通过钨CMP工艺露出厚氧化物128的上表面并在接触开口中形成W插塞。
在接触开口填充导电材料之后，可以在衬底上形成例如铝或铝合金的另一金属层。为了形成金属互连层132，接着可以对该金属层构图和蚀刻。可以理解的是，如果必要或需要，可以通过淀积层间绝缘体(未示出)、开通孔(via)至金属互连132的第一层、形成导电通孔插塞(未示出)以及金属互连的第二层(未示出)，来形成额外的金属化层(未示出)。
可以理解的是，通过控制第一多晶硅间隙壁114a、在浮栅104a上形成的绝缘层以及控制栅结构120的形成，根据本发明制造工艺的该示例性实施例改善了对浮栅104a和控制栅120以及设置在控制栅和浮栅之间的绝缘材料的相对尺寸和定位的控制程度。这种改善的控制与自对准配置相结合，提供了一种具有更一致性能和提高的效率的分裂栅存储器件的制造方法。而且，对于栅极结构相对尺寸的这种改善的控制可以生产出具有提高的编程/擦除效率和改善的耐久特性的器件。
尽管已经参考示例性实施例描述了本发明，但应该理解的是，本发明并不局限于此，并且本领域普通技术人员将会认识到，在不脱离由所附权利要求限定的本发明的精神和范围的前提下可以进行各种修改，尤其是对于各种层的组分和相对厚度。
本申请要求于2004年2月4日在韩国知识产权局提交的韩国专利申请No.10-2004-0007230的优先权，其全部内容在此引入作为参考。
权利要求
1.一种形成分裂栅晶体管的方法，包括依次的以下步骤a)形成绝缘结构，该绝缘结构具有带有凹陷区域和突出区域的侧壁表面，所述突出区域位于所述凹陷区域的下面；b)使用所述绝缘结构的突出区域作为蚀刻掩模，蚀刻半导体层以形成浮栅结构；c)在所述浮栅结构上形成绝缘层以形成包括所述浮栅结构并具有侧表面的中间绝缘结构，该侧表面包括凹陷区域；以及d)形成与所述中间绝缘结构相邻的控制栅结构，其中所述控制栅结构与所述侧表面相符并包括在所述浮栅结构的一部分的上方延伸的突出部分。
2.根据权利要求1所述的形成分裂栅晶体管的方法，还包括在形成所述绝缘结构之前在衬底中形成公共源极区；在形成所述控制栅结构之后在所述衬底中形成漏极区；在形成所述漏极区之后形成厚绝缘层；穿过所述厚绝缘层形成多个接触开口，由此分别建立与所述公共源极、所述漏极和所述控制栅结构的电接触。
3.根据权利要求2所述的形成分裂栅晶体管的方法，还包括在所述接触开口内淀积Ti层；在所述接触开口内的Ti层上淀积TiN层；在所述接触开口内的TiN层上淀积W层；平坦化所述衬底以露出所述厚绝缘层的表面并产生填充所述接触开口的钨插塞。
4.根据权利要求2所述的形成分裂栅晶体管的方法，其中形成所述凹陷区域包括在形成于氮化物层中的沟槽内形成牺牲多晶硅间隙壁，该多晶硅间隙壁邻近沟槽壁形成；用氧化硅填充所述沟槽的剩余部分，并平坦化所述氧化硅以露出所述氮化物层的上表面；除去所述氮化物层；以及除去所述多晶硅间隙壁以形成所述绝缘结构。
5.根据权利要求2所述的形成分裂栅晶体管的方法，其中形成所述突出区域包括在氮化物层中形成沟槽；氧化形成在所述氮化物层下面的多晶硅层的一部分以形成在所述氮化物层的外围部分的下面延伸的氧化硅区域；用氧化硅填充所述沟槽的剩余部分，并使所述氧化硅平坦化以露出所述氮化物层的上表面；除去所述氮化物层；以及除去在所述氮化物层下面形成的氧化硅垫层。
6.根据权利要求5所述的形成分裂栅晶体管的方法，其中形成所述突出区域包括具有锥形结构的较薄末端部分，其中所述浮栅结构的上表面与所述突出区域的下表面相符，所述较薄末端部分导致浮栅厚度的相应增加，并在所述浮栅结构上形成向上指向的突起。
7.一种形成分裂栅晶体管的方法，包括依次的以下步骤a)在衬底上形成掩模图案，该掩模图案包括具有基本上垂直的侧壁并露出一部分绝缘层的沟槽，所述绝缘层形成在半导体层上；b)形成与所述侧壁相邻的第一多晶硅间隙壁；c)除去所述绝缘层的露出部分和形成在所述绝缘层下面的所述半导体层的一部分，由此除去所述第一多晶硅间隙壁的一部分以形成减小的多晶硅间隙壁并形成扩大的沟槽；d)用氧化硅填充所述扩大的沟槽；e)除去所述掩模图案和所述减小的多晶硅间隙壁以形成具有侧壁的氧化物结构，每个侧壁包括凹陷区域和设置在所述凹陷区域下面的突起；f)使用所述氧化物结构作为蚀刻掩模以除去所述半导体层的一部分，由此形成设置在所述突起下面的浮栅结构；g)形成包围所述浮栅的绝缘层；以及h)形成与所述氧化物结构的侧壁相邻的控制栅结构，所述控制栅结构延伸到所述凹陷区域中并由此在相应的浮栅结构上方至少部分地延伸。
8.根据权利要求7所述的形成分裂栅晶体管的方法，其中所述衬底包括形成在所述衬底上的第一绝缘层、形成在所述第一绝缘层上的第一半导体层、形成在所述第一半导体层上的第二绝缘层、以及形成在所述第二绝缘层上的第三绝缘层；构图并蚀刻所述第三绝缘层以形成所述掩模图案；通过氧化所述第一半导体层的一部分以形成半导体氧化物层，来形成所述绝缘层；以及通过淀积多晶硅层并使用各向异性蚀刻来蚀刻多晶硅层而形成所述第一多晶硅间隙壁。
9.根据权利要求8所述的形成分裂栅晶体管的方法，其中通过淀积第二半导体层来形成所述控制栅结构，所述第二半导体层与所述氧化物结构的表面基本相符并填充所述凹陷区域；以及各向异性蚀刻所述第二半导体层以形成与所述氧化物结构的侧壁相邻的半导体间隙壁。
10.根据权利要求8所述的形成分裂栅晶体管的方法，其中所述衬底是半导体晶片；所述第一绝缘层是氧化硅；所述第一半导体层是多晶硅；所述第二绝缘层是氧化硅；所述第三绝缘层是氮化硅；所述半导体氧化物层是氧化硅；以及所述第二半导体层是多晶硅。
11.根据权利要求10所述的形成分裂栅晶体管的方法，其中所述半导体晶片是P型晶片；所述第一绝缘层是具有约50-150埃厚度的氧化硅；所述第一半导体层是具有约500-1500埃厚度的多晶硅；所述第二绝缘层是具有约30-100埃厚度的氧化硅；所述第三绝缘层是具有约2000-3000埃厚度的氮化硅；所述半导体氧化物层是具有约500-1500埃厚度的氧化硅；用于形成所述第一多晶硅间隙壁的多晶硅层具有约1500-3000埃的厚度；所述第二半导体层具有约2000-4000埃的厚度。
12.根据权利要求11所述的形成分裂栅晶体管的方法，其中所淀积的所述第一半导体层的厚度为在所述第一半导体层上形成的半导体氧化物层厚度的至少约90％并且不大于约110％。
13.根据权利要求9所述的形成分裂栅晶体管的方法，其中在所述半导体氧化物层下面的所述第一半导体层的一部分的厚度为所淀积的所述第一半导体层厚度的至少约40％。
14.一种形成分裂栅晶体管的方法，包括依次的以下步骤a)在衬底上形成第一绝缘层；b)在所述第一绝缘层上形成第一半导体层；c)在所述第一半导体层上形成第二绝缘层；d)在所述第二绝缘层上形成第三绝缘层；e)构图并蚀刻所述第三绝缘层以形成露出所述第二绝缘层的一部分的开口，所述开口具有基本上垂直的侧壁；f)氧化所述第一半导体层的一部分以形成半导体氧化物层；g)淀积第二半导体层；h)使用各向异性蚀刻来蚀刻所述第二半导体层以形成临近所述开口的侧壁的间隙壁，并露出所述半导体氧化物层的一部分；i)蚀刻所述半导体氧化物层的露出部分以露出所述第一半导体层的一部分；j)蚀刻所述第一半导体层的露出部分以露出所述第一绝缘层的一部分；k)淀积第四绝缘层至足够填充所述开口的厚度；i)除去所述第四绝缘层的上部以露出所述第三绝缘层的表面并产生基本平坦的表面；m)除去所述第三绝缘层同时基本保持所述间隙壁以形成基础结构；n)除去所述第二绝缘层；o)使用所述基础结构作为蚀刻掩模来蚀刻所述第一半导体层以露出所述第一绝缘层并形成浮栅结构；p)在所述浮栅结构上形成绝缘层；q)淀积第三半导体层，所述第三半导体层与所述基础结构的表面基本相符；r)蚀刻所述第三半导体层以形成邻近所述基础结构侧壁的控制栅结构，其中每个所述控制栅结构与相应的浮栅结构是成对的但是与其绝缘，而且其中每个控制栅结构的一部分与相应的浮栅结构至少部分地重叠；以及s)淀积第四绝缘层以绝缘所述控制栅结构。
15.根据权利要求14所述的形成分裂栅晶体管的方法，其中所述衬底是半导体晶片；所述第一绝缘层是氧化硅；所述第一半导体层是多晶硅；所述第二绝缘层是氧化硅；所述第三绝缘层是氮化硅；所述半导体氧化物层是氧化硅；所述第二半导体层是多晶硅；所述第四绝缘层是氧化硅；以及所述第三半导体层是多晶硅。
16.根据权利要求15所述的形成分裂栅晶体管的方法，其中所述半导体晶片是P型晶片；所述第一绝缘层是具有约50-150埃厚度的氧化硅；所述第一半导体层是具有约500-1500埃厚度的多晶硅；所述第二绝缘层是具有约30-100埃厚度的氧化硅；所述第三绝缘层是具有约2000-3000埃厚度的氮化硅；所述半导体氧化物层是具有约500-1500埃厚度的氧化硅；所述第二半导体层是具有约1500-3000埃厚度的多晶硅；所述第四绝缘层是具有约15000埃厚度的氧化硅；以及所述第三半导体层是具有约2000-4000埃的厚度的多晶硅。
17.根据权利要求15所述的形成分裂栅晶体管的方法，其中所淀积的所述第一半导体层的厚度为在所述第一半导体层的露出部分上形成的半导体氧化物层厚度的约10％以内。
18.根据权利要求15所述的形成分裂栅晶体管的方法，其中在所述半导体氧化物层下面的所述第一半导体层的一部分的厚度为所淀积的所述第一半导体层厚度的至少约40％。
19.一种形成非易失分裂栅存储器单元的方法，包括依次的以下步骤a)在衬底上形成第一绝缘层；b)在所述第一绝缘层上形成第一半导体层；c)在所述第一半导体层上形成第二绝缘层；d)在所述第二绝缘层上形成第三绝缘层；e)构图并蚀刻所述第三绝缘层以形成露出所述第二绝缘层的一部分的开口，所述开口具有基本上垂直的侧壁；f)氧化所述第一半导体层的一部分以形成半导体氧化物层；g)淀积侧壁材料层；h)使用各向异性蚀刻来蚀刻所述侧壁材料层以形成邻近所述开口的侧壁的间隙壁，并露出所述半导体氧化物层的一部分；i)蚀刻所述半导体氧化物层的露出部分以露出所述第一半导体层的一部分；j)蚀刻所述第一半导体层的露出部分以露出所述第一绝缘层的一部分；k)通过所述第一绝缘层的露出部分注入掺杂剂物质以在所述衬底的一部分中形成源极区；l)淀积第四绝缘层至足够填充所述开口的厚度；m)除去所述第四绝缘层的上部以露出所述第三绝缘层的表面并产生基本平坦的表面；n)除去所述第三绝缘层和所述间隙壁以形成绝缘体结构，所述绝缘体结构具有包括凹进区域的侧壁；o)除去所述第二绝缘层；p)使用所述半导体氧化物层的剩余部分蚀刻所述第一半导体层以露出所述第一绝缘层并形成第一导体元件；q)在所述第一导体元件上形成第五绝缘层；r)淀积第二半导体层，所述第二半导体层与所述绝缘体结构的表面基本相符并填充在所述侧壁中的所述凹陷区域；s)蚀刻所述第二半导体层以形成邻近所述绝缘体结构的侧壁的半导体间隙壁并露出所述第一绝缘层的一部分，其中每个半导体间隙壁是第二导体元件，该第二导体元件与相应的第一导体元件是成对的并与其部分地重叠；t)通过所述第一绝缘层的露出部分注入掺杂剂物质以在所述衬底中形成漏极区；u)淀积第六绝缘层以绝缘所述第二导体元件；以及v)分别建立与所述源极区、所述漏极区和所述第二导体元件的电连接。
20.根据权利要求19所述的形成非易失存储器单元的方法，其中k)蚀刻所述第一半导体层的露出部分以露出所述第一绝缘层的一部分还除去了所述第一间隙壁的一部分，由此形成减小的第一间隙壁。
21.根据权利要求19所述的形成非易失存储器单元的方法，其中k)蚀刻所述第一半导体层的露出部分包括过蚀刻期，所述过蚀刻期被选择以控制所述第一间隙壁的基部宽度。
22.根据权利要求21所述的形成非易失存储器单元的方法，其中所述第二导体元件与所述第一导体元件重叠一重叠长度，通过控制所述第一间隙壁的基部宽度来控制所述重叠长度。
23.根据权利要求19所述的形成非易失存储器单元的方法，其中s)蚀刻所述第二半导体层以形成所述半导体间隙壁包括过蚀刻期，所述过蚀刻期被选择以控制所述半导体间隙壁的基部宽度。
24.根据权利要求23所述的形成非易失存储器单元的方法，其中通常在所述源极区和所述漏极区之间延伸并在所述第一导体元件和所述第二导体元件下面的所述衬底的表面区域用作沟道区，所述沟道区具有沟道长度，以及其中通过控制所述半导体间隙壁的基部宽度来设定所述沟道长度。
25.根据权利要求19所述的形成非易失存储器单元的方法，其中t)通过所述第一绝缘层的露出部分注入掺杂剂物质以在所述衬底中形成漏极区包括t1)通过所述第一绝缘层的露出部分注入第一掺杂剂物质以在所述衬底中形成轻掺杂漏极区；t2)淀积第二侧壁材料层；t3)使用各向异性蚀刻来蚀刻所述第二侧壁材料层以形成邻近所述半导体间隙壁侧壁的第二间隙壁，从而减小所述第一绝缘层的露出部分；以及t4)通过所述第一绝缘层的减小的露出部分注入第二掺杂剂物质以完成所述漏极区。
26.根据权利要求25所述的形成非易失存储器单元的方法，其中所述第一掺杂物质是n型掺杂剂，并以第一剂量注入；以及所述第二掺杂物质是n型掺杂剂，并以第二剂量注入，其中所述第一剂量与所述第二剂量之比不大于1∶25。
27.一种包括分裂栅单元结构的半导体存储器单元，包括衬底；形成在所述衬底中的公共源极区；形成在所述衬底中的漏极区，所述漏极区与所述源极区通过沟道区隔开；形成在所述沟道区上的介电层；在邻近所述源极区的沟道区的第一部分上面的介电层上设置的浮栅电极；在邻近所述漏极区的沟道区的第二部分上面的介电层上设置的控制栅电极，所述浮栅电极和控制栅电极是可操作的以控制所述沟道区；其中所述控制栅电极的突出部分在所述浮栅电极的邻近部分上方延伸，所述突出部分包括上部和下部，所述上部具有基本垂直的表面并在所述浮栅电极的上方延伸第一距离，所述下部具有基本上不垂直的表面并在所述浮栅电极的上方延伸第二距离，所述第一距离小于所述第二距离。
28.根据权利要求27所述的非易失半导体存储器单元，其中所述控制栅电极突出部分下部的下表面通过具有厚度TIPO的多晶硅间氧化物与所述浮栅电极隔开；所述控制栅电极非突出部分的下部包括基本垂直的表面，该基本垂直的表面通过具有厚度Ttun的隧穿氧化物与所述浮栅电极隔开；所述控制栅电极非突出部分的下部包括基本水平的表面，该基本水平的表面通过所述介电层的栅极氧化物部分与所述沟道区隔开，所述栅极氧化物具有厚度Tg；以及所述浮栅电极的下部包括基本水平的表面，该基本水平的表面通过所述介电层的耦合氧化物部分与所述沟道区隔开，所述耦合氧化物具有厚度Tc，其中满足关系TIPO＞Ttun；TIPO＞Tc；以及TIPO＞Tg。
29.根据权利要求27所述的非易失半导体存储器单元，其中所述浮栅电极包括从与所述控制栅电极相邻的所述浮栅电极部分向上指向的突起，该突起延伸进入多晶硅间氧化物。
30.一种包括具有分裂栅晶体管结构的存储器单元的半导体器件，包括衬底；设置在所述衬底中的源极、漏极和沟道，所述沟道位于所述源极和所述漏极之间；设置在所述衬底上的栅极绝缘层；形成在所述栅极绝缘层上并与所述源极的外围部分和所述沟道的第一部分重叠的浮栅；形成在所述浮栅的上表面上的多晶硅间氧化物层和形成在所述浮栅的侧表面上的隧穿氧化物层；以及形成在所述栅极绝缘层上并与所述浮栅的外侧部分、所述漏极的外围部分和所述沟道的第二部分重叠的控制栅，所述控制栅通过所述多晶硅间氧化物层和所述隧穿氧化物层与所述浮栅隔开并绝缘。
31.根据权利要求30所述的包括存储器单元的半导体器件，其中所述浮栅具有横截面面积Af；以及所述控制栅具有横截面面积Ac和突出部分，所述突出部分朝向所述源极区并在所述浮栅的外侧部分的上方延伸，其中Af与Ac的比率在约1∶2到约1∶10之间。
32.根据权利要求31所述的包括存储器单元的半导体器件，其中所述浮栅具有栅极长度Lf；以及所述控制栅的突出部分在所述浮栅的上方延伸距离Lp，其中Lp与Lf的比率在约2∶3到约1∶5之间。
33.根据权利要求31所述的包括存储器单元的半导体器件，其中所述控制栅突出部分的下表面通过具有厚度TIPO的多晶硅间氧化物与所述浮栅隔开；所述控制栅非突出部分的下部包括基本垂直的表面，该基本垂直的表面通过具有厚度Ttun的隧穿氧化物与所述浮栅隔开；所述控制栅非突出部分的下部包括基本水平的表面，该基本水平的表面通过栅极氧化物与所述沟道的第二部分隔开，所述栅极氧化物具有厚度Tg；以及所述浮栅的下部包括基本水平的表面，该基本水平的表面通过耦合氧化物与所述沟道的第一部分隔开，所述耦合氧化物具有厚度Tc，其中满足关系TIPO＞Ttun；TIPO＞Tc；以及TIPO＞Tg。
34.根据权利要求33所述的包括存储器单元的半导体器件，其中Tc与Tg的比率在约3∶1到约1∶3之间。
35.根据权利要求34所述的包括存储器单元的半导体器件，其中Tc与Tg的比率在约1∶1之间。
全文摘要
提供了具有自对准的浮栅和控制栅结构的非易失分裂栅存储器单元和用于制造该存储器单元的示例性工艺，其对于分裂栅元件的相对长度和间隔提供了改善的尺寸控制。每个控制栅包括在相关浮栅的至少一部分的上方延伸的突出部分，该突出部分的尺寸由第一牺牲多晶硅间隙壁确定，当其被除去时，在中间绝缘结构中产生凹陷区域。然后形成控制栅以作为与中间绝缘结构相邻的多晶硅间隙壁，延伸到凹陷区域中的间隙壁部分决定了突出部分的尺寸和间隔以及将分裂栅电极的上部隔开的多晶硅间氧化物的厚度，由此提供改善的性能和可制造性。
文档编号H01L29/423GK1661784SQ20051006563
公开日2005年8月31日 申请日期2005年2月4日 优先权日2004年2月4日
发明者田喜锡, 尹胜范, 金龙泰 申请人:三星电子株式会社