专利名称：具有芯片间互连选择装置的三维半导体器件的制作方法
技术领域：
本发明涉及一种其中叠置了多个半导体电路芯片的三维半导体器件，更具体地，涉及一种其中将存储单元形成在叠置的半导体电路芯片上的三维半导体存储器件。
背景技术：
近几年，由于半导体集成电路的小型化带来的集成密度的改进引起了DRAM(动态随机存取存储器)和SRAM(静态随机存取存储器)中存储能力的极大的提升。然而，由于存在半导体小型化的限制，正在寻求一种新技术以实现集成密度的进一步提升。已经提出了其中叠置了多个半导体电路芯片的三维半导体器件(叠置半导体器件)，作为一种这样的技术。例如，在日本专利待审公开NO.H04-196263中公开了用于叠置半导体电路芯片的方法，以实现大规模集成电路，而无需改变芯片表面面积。在此方法中，将存储电路集成在被叠置在半导体集成电路的主体上的各个芯片上。此外，例如，在日本专利待审公开NO.2002-026283中公开了其中存储单元阵列是多层的多层存储结构，以实现容量的进一步增加。
对半导体电路芯片的多层需要除传统的在芯片表面上面内(in-plane)互连之外的芯片间互连。已经将通过芯片的通孔用作芯片间互连，以实现更高的互连密度。在K.Takahashi等人在Japanesejournal of applied physics(40，p.3032(2001))中公开了以下方法使硅芯片变薄为50μm，在该芯片中形成在一侧上测定为10μm的方孔，然后，将该孔填满金属以形成用于芯片间互连的通孔。借助于这些通孔，可以在芯片表面内二维地布置芯片间互连，以实现具有几百个芯片间互连的结构。
然而，与具有厚度为1μm或更小的面内互连相比，通孔需要至少10μm的厚度。此需要源自于由于通孔加工的限制，在具有高长宽比的芯片中精确形成通孔的困难，以及对于大于几μm的通孔，需要实现使叠置芯片之间的通孔的位置对准所需的芯片间对准精度。
由于通孔的横截面形状大于面内互连的横截面形成，所述两种类型的互连的电特性极大地不同。互连电阻与互连的横截面面积成反比，具有较大横截面的通孔的互连电阻小于面内互连的互连电阻，因此，针对芯片间互连的条件更有利。但是，互连和硅衬底之间的寄生电容量与其上互连面对衬底的面积成正比。因此，通孔比面内互连优势小，因为通孔互连不仅被硅衬底芯片包围，而且通孔还具有较大的互连横截面和较长的周长。例如，如果具有20μm的横截面直径的圆形剖面的通孔通过插入在每个均具有250nm的厚度的隔离膜之间的硅衬底，且硅衬底的厚度为50μm，即，通孔的长度为50μm，则寄生电容将为0.45pF。普遍使用的面内互连的寄生电容每1mm约为0.2pF，这表示通孔的0.45pF的寄生电容等同于约2mm长的面内互连的寄生电容。
在三维半导体中，面内互连和芯片间互连三维地扩展，以将信号分配到覆盖了叠置半导体电路芯片的表面的电路。利用各个信号传输对互连进行充电和放电所需的功率消耗与互连电容成正比地增加。因此，为了减少功率消耗，必须将互连电容降低到最小。
作为示例，如图1所示，下列解释涉及以下情况其中，将具有宽度20mm和长度10mm的芯片尺寸的半导体电路芯片30叠置在接口芯片20上的八个层中，所述芯片是用于实现接口的芯片，以便在半导体电路芯片30和外部之间传输信号，将信号分配到通过用8条水平线和4条垂直线将每个半导体电路芯片30的表面进行划分得到的子电路区5，总共32个格点(site)，将通孔用于芯片间互连50。这里所描述的子电路区5是其中已经出于交错存储器或对存储器分区的目的对存储区进行了分割的存储体，在所述存储器中，分别对字线和位线进行分割并布置了单独的解码器。这里的解释涉及其中芯片厚度为50μm的情况。
用于将信号从位于最下部的接口芯片20的角落的输入/输出缓冲器10分配到在上方叠置的所有半导体电路芯片30的方法包括面内互连类型和芯片间互连类型，如图2A和2B所示。如图2A中所示，面内互连类型仅采用一个芯片之间的芯片间互连50，利用现有技术的面内互连40将信号分配在每个半导体电路芯片30的表面上。如图2B中所示，在芯片间互连类型中，将面内互连40二维地分配在接口芯片20上，之后，使用32个芯片间互连50将信号垂直分配到所有半导体电路芯片30。
在图2A中示出的面内互连类型中，利用芯片之间的一个芯片间互连50实现信号传输，但在图2B中示出的芯片间互连类型中，针对在半导体电路芯片30上具有相同位置的每个子电路区5，提供在半导体电路芯片30之间、用于信号传输的芯片间互连50。
图3示出了对由通孔的电容的改变造成的这两种方法的总三维互连电容的比较。电容的计算基于面内互连的电容为每毫米0.2pF的假设。此外，图3的水平轴上的通孔电容表示一个芯片(50μm长)的一个互连的电容。参照图3，可以看出在面内互连类型中，尽管对通孔电容的依赖度较低，即使当通孔电容较低时，也在每个半导体电路芯片的表面上提供面内互连造成了总三维互连电容的高水平。另一方面，在芯片间互连类型中，对通孔电容量的依赖性较高，因此，总三维互连电容随通孔电容增加而加大。结果，当通孔电容较低时，芯片间互连类型实现了比面内互连类型更低电平的总三维互连电容，但当通孔电容超过0.5pF时，总三维互连电容的电平相反，且芯片间互连类型造成更高水平的总三维互连电容。此外，在芯片间互连类型中，平面分配的格点数量的增加，即，芯片间互连数量的增加，造成对通孔电容的依赖性的进一步加大。
在其中叠置了多个芯片且实现了三维互连的三维半导体器件中，需要芯片间互连的可能电容最低，但如前述解释中所述，在芯片间互连中使用的通孔具有较大剖面，且降低通孔自身的电容存在问题。因此，在芯片间互连类型中，降低总三维互连电容存在问题，并且即使在面内互连类型中，由于面内互连造成的互连电容增加，总三维互连电容也很难降低超出特定水平之外。
发明内容
考虑到上述问题实现了本发明，并作为提出本发明的三维半导体器件的目的，所述三维半导体器件通过减小用于将信号分配到叠置的半导体电路芯片的每一个的信号互连的互连电容，实现了高速的操作和功率消耗的降低。
为了实现上述目的，本发明的三维半导体器件是其中叠置了多个半导体电路芯片、具有用于实现半导体电路芯片和外部之间的信号传输的接口芯片的三维半导体器件，将所述半导体电路芯片的每一个均划分为多个子电路区，并在所述半导体电路芯片的每一个上处于相同位置的每一个子电路区中设置用于实现所述半导体电路芯片的每一个之间的信号传输的芯片间互连，所述三维半导体器件具有位于接口芯片上的芯片间互连选择装置，用于当与多个子电路区中的一个子电路区传输信号时，从多个芯片间互连中选择传输信号时要作为信号传输路径的芯片间互连，并使除所选择的芯片间互连之外的芯片间互连与所选择的芯片间互连电隔离。
根据本发明，当与多个子电路区中的一个特定子电路区进行信号传输时，仅选择正执行信号传输的子电路区的芯片间互连，并使其它芯片间互连与所选择的芯片间互连隔离。因此，本发明实现了信号传输路径的三维互连电容的减小，因此，实现了三维半导体器件的功率消耗的降低，以及更高的数据传送速度。
根据本发明的另一三维半导体器件，三维半导体器件还包括位于所述接口芯片上的面内互连隔离装置，用于使与除已经由所述芯片间互连选择装置选择的芯片间互连之外的芯片间互连相连的面内互连和与已经由所述芯片间互连选择装置选择的芯片间互连相连的面内互连电隔离；以及位于所述半导体电路芯片的每一个上的子电路区隔离装置，用于使由所述芯片间互连选择装置选择的芯片间互连与其中未要执行信号传输的子电路区电隔离。
根据本发明，通过面内互连隔离装置，使与已经由芯片间互连选择装置选择的芯片间互连相连的面内互连和接口芯片上不需要的面内互连电隔离。然后，通过子电路区隔离装置，使已经由芯片间互连选择装置选择的芯片间互连和半导体电路芯片上不执行信号传输的子电路区电隔离。因此，仅将接口芯片上的信号传输所需的面内互连与所选择的芯片间互连相连，并仅将其中要执行信号传输的一个子电路区与所选择的芯片间互连相连，从而可以实现三维互连电容的进一步减小。
此外，芯片间互连选择装置可以是如下构造多个第一开关，与所述多个芯片间互连的每一个相对应地进行设置，所述第一开关用于切换芯片间互连与信号线之间的电连接；以及第一解码器，用于产生仅接通针对其中要执行信号传输的子电路区的芯片间互连设置的第一开关的第一控制信号。
可以对子电路区隔离装置进行配置以包括多个第二开关，与所述多个半导体电路芯片上的所述子电路区的每一个相对应地进行设置，所述第二开关用于切换所述子电路区与针对子电路区设置的芯片间互连之间的电连接；以及第二解码器，用于产生仅接通针对其中要执行信号传输的子电路区设置的第二开关的第二控制信号。
如果所述多个叠置的半导体电路芯片是其上形成有多个存储单元的存储单元阵列芯片，且在芯片互连上传输的信号是要写入存储单元的数据或是从存储单元中读取的数据，则可以将本发明应用于三维半导体存储器。
此外，可以将从行解码器和列解码器中产生的、用于选择存储单元的信号用作选择并隔离芯片间互连的第一控制信号。
此外，可以将用于选择包含要被激活的存储单元的存储体的存储体选择信号用作选择并隔离芯片间互连的第一控制信号。
本发明还可以应用于其中存储单元阵列由多个存储体形成的三维半导体器件。
根据参照附图的以下描述，本发明的上述和其它目的、特点和优点将变得显而易见，所述附图示出了本发明的实施例。
图1是示出了三维半导体电路的电路图；图2A示出了面内互连类型的三维互连图；图2B示出了芯片间互连类型的三维互连图；图3示出了三维互连电容对通孔电容的依赖性；图4示出了对芯片间互连的选择；图5示出了在选择芯片间互连期间三维互连电容；图6示出了根据第一实施例的三维半导体DRAM的结构；图7是示出了接口芯片的结构的电路图；图8是示出了存储单元陈列芯片的结构的电路图；以及图9示出了根据第二实施例的三维半导体DRAM的结构。
具体实施例方式
在描述本发明实施例之前，以下解释首先描述本发明的基本概念。如图1中所示，下列解释涉及以下情况其中，将具有宽度20mm和长度10mm的芯片尺寸的半导体电路芯片30叠置在接口芯片20上的八个层中，并将信号分配到通过将叠置的半导体电路芯片30的每一个的表面分为按照八列和四行进行排列的总共32个格点。
在具有此结构的三维半导体器件中，对三维半导体器件进行配置，从而当从接口芯片20的输入/输出缓冲器10传输信号时，针对每一个传输，确定作为分配目的地的电路区，而不是每次均传输到所有半导体电路芯片30的所有电路区。例如，在其中将存储单元形成在叠置的半导体电路芯片上的三维半导体存储器的情况下，集成在叠置的半导体电路芯片30上的电路是存储单元阵列，并且，仅利用存储单元阵列内的一个特定格点的存储单元来执行当在一个数据传送循环中读写一个数据项时与输入/输出缓冲器10的数据交换。因此，如图4所示，当传输数据时，选择与其中要写入或读取数据的存储单元的特定子电路区45进行通信的一个芯片间互连50，并使其它芯片间互连50与已经选择的芯片间互连50电隔离将不会在操作中引起任何问题。
因此，在本发明中，在接口芯片上设置了芯片间互连选择装置。当利用多个子电路区中的一个子电路区执行信号传输时，该芯片间互连选择装置从多个芯片间互连中选择当传输信号时要用作信号传输路径的芯片间互连，并使除已经选择的芯片间互连之外的芯片间互连与已经选择的芯片间互连电隔离。
此外，在接口芯片上设置了面内互连隔离装置，用于使接口芯片上的与未被选择的其它芯片间互连相连的面内互连与连接到已经由芯片间互连选择装置选择的芯片间互连的面内互连进行电隔离。
还在每个半导体电路芯片上设置了子电路区隔离装置，用于使已经由芯片间互连选择装置选择的芯片间互连和其中未执行信号传输的子电路区电隔离。
可以通过使未被选择的芯片间互连与已经选择的芯片间互连电隔离，并进一步通过尽可能多地电隔离与已经选择的芯片间互连相连的互连和电路来减小三维互连电容。
图5示出了针对其中仅选择了一个芯片间互连的情况的总三维互连电容，以及针对图3的曲线图中示出的芯片间互连类型的三维互连电容。这里，可以理解断开除必需的芯片间互连之外的芯片间互连实现了三维互连电容的较大减小，由此，三维互连电容为以下情况下的三维互连电容的1/14其中，未选择芯片间互连，假设通孔的电容为0.45pF，这是针对具有20微米的直径和50微米的长度的通孔的情况下的电容。但是，由于与输入/输出缓冲器10交换数据的存储单元在每个数据传送循环中随机发生改变，对于每一次数据传送，需要芯片间互连的选择。可以利用由具有与产生用于选择存储单元的信号的解码器相同功能的解码器产生的控制信号实现此选择。
利用根据前述解释的选择芯片间互连的方法，在数据传送时互连电容的减小降低了用于充电和放电互连的电功率。此外，互连负载的减少对实现高速传输和更紧致的驱动电路是有利的。
以下参考附图，对本发明的实施例进行解释。在本发明实施例中，描述了其中三维半导体器件是三维半导体存储器的例子，但本发明并不限于这样的例子，并可以同样应用于其中将叠置的半导体电路芯片分为多个子电路区、并针对在每个半导体电路芯片上具有相同位置的子电路区的每一个来设置芯片间互连以便在每个半导体电路芯片之间进行信号传输的任何结构中。
第一实施例图6示出了根据本发明第一实施例的三维半导体器件的三维半导体DRAM器的结构。在此三维半导体DRAM器中，在其中集成了用于与外部进行接口的电路的接口芯片20上，叠置了八个存储存储单元阵列芯片31。在每个存储单元陈列芯片31上形成128Mb的存储单元阵列63、列解码器61、以及行解码器60。
接口芯片20具有用于选择芯片间互连的电路、用于控制此电路的解码器、地址缓冲器以及输入/输出缓冲器10。
每个存储单元阵列芯片31的存储单元阵列63由多个4Mb的子存储阵列62组成，通过将存储单元陈列63分为八列和四行，作为总共32个子存储阵列62而获得。每个子存储阵列62通过各自的芯片间互连50与接口芯片20相连，在数据传送中所使用的芯片间互连50的总数量为32个。芯片间互连使用通过硅衬底(即，芯片)的通孔。由于其约20μm的较大直径和其较低的电阻，这些通孔能够以GHz的数量级高速传输。图7示出了用于选择芯片间互连的电路结构和用于传输接口芯片20的控制信号的解码器。在每个芯片间互连50的前面设置一个开关66，并利用逻辑电路67实现对开关66的控制，所述逻辑电路67从列解码器61和行解码器60得到选择线信号的积。为了更为详细地描述，将用于选择子存储阵列区的地址信号发送到列解码器60和行解码器61，并根据存储单元阵列芯片31上已选择的存储阵列的位置来解码这些地址信号。
设置多个开关66，与多个芯片间互连50的每一个相对应，且这些开关66对芯片间互连50与输入/输出缓冲器10的信号线之间的电连接进行切换。此外，列解码器61和行解码器60充当用于产生仅接通针对其中要执行数据的读写的子存储阵列62的芯片间互连50、而设置的开关66的控制信号的第一解码器。
这些开关66、逻辑电路67、行解码器60和列解码器61一起构成芯片间互连选择装置，用于选择在信号传输期间作为信号传输路径的芯片间互连50，并使除已经选择的芯片间互连50之外的芯片间互连与已选择的芯片间互连50电隔离。
将列地址信号和行地址信号每一个均分别从向其发送了用于选择存储单元阵列63的编码信号的地址缓冲器70、发送到列解码器61和行解码器60，并根据在存储单元阵列31上选择的存储单元对这些地址信号进行解码。例如，如果要向其传送数据的存储单元存在于位于从存储单元阵列芯片31的左边起第六列、从底部起第三行的子存储阵列62中，则选择接口芯片20上相应位置的芯片间互连50。在此情况下，如果将从列解码器61左边起的第六选择线的信号设置为“1”，则将从行解码器60的底部起的第三选择线83的信号设置为“1”，并将其它选择线83的信号保持在“0”处不变，将信号“1”作为逻辑电路67的输出提供，其值取来自列解码器61和行解码器60的信号的“1”和“1”的积，仅接通在一个芯片间互连50前面的一个开关66，并选择一个芯片间互连。
同样，关于平面水平互连，在紧接着与输入/输出缓冲器10直接相连的垂直互连的分支的后面设置充当面内互连隔离装置的面内互连隔离开关69。因此，利用其中来自行解码器60的信号为“1”、从底部起的第三选择线，选择一个水平互连，并使其它水平互连与信号线电隔离。
因此，八个叠置的存储单元阵列芯片31的每一个上的子存储阵列62均与接口芯片20上已经选择的一个芯片间互连50相连，如以上解释中所描述的那样。但是，其中要执行数据写或读的子存储阵列62只限于一个存储单元阵列芯片31上的一个子存储阵列62，且剩余七个子存储阵列62无需与芯片间互连50相连，且这里仅用于增加互连电容。
因此，如图8的存储单元阵列芯片31的电路结构中所示，在芯片间互连50的后面设置开关65，用于使其中未执行数据读或写的子存储阵列62与芯片间互连50断开，并且通过这些开关，断开其中未执行数据写入或数据读取的子存储阵列62。
针对多个存储单元阵列芯片31上的每个子存储阵列62设置开关65，并对子存储阵列62与针对每个子存储阵列62设置的芯片间互连50之间的电连接进行切换。
行解码器60和列解码器61用作第二解码器，用于产生仅接通针对其中要执行数据读或写的子存储阵列62设置的开关65的控制信号。
因此，使列解码器91和行解码器90分别将选择线86中的一个信号设置为“1”，从而仅一个逻辑电路67的输出为“1”，并且仅接通一个开关65的操作与图7中示出的列解码器61和行解码器60的情况相同，因此这里省略了对此操作的冗余解释。
由这些开关65、逻辑电路68、行解码器60和列解码器61构成用于使所选择的芯片间互连50与半导体电路芯片上的其中未执行数据写入或读取的子存储阵列62电隔离的子电路区隔离装置。使用此类型的子电路区隔离装置实现了已经选择的芯片间互连50、与连接到已经选择的一个芯片间互连50的八个子存储阵列62中要执行数据写入或读取的仅一个子存储阵列62之间的电连接。
当对三维半导体存储器执行数据写入或读取时，逐个选择构成子存储阵列62的存储单元，因此，与此操作一致地、逐个选择芯片间互连50。
正如以上解释所描述的，根据本发明的三维半导体存储器，当正在向每个存储单元阵列芯片31分配信号时，仅在信号传输时选择要作为信号传输路径的芯片间互连，并使除此芯片间互连之外的芯片间互连与已经选择的芯片间互连电隔离，由此，可以减少在信号传输时充电和放电所需的互连电容。因此，本发明可以减少三维半导体DRAM器件的能量消耗，此外，可以实现更高速的数据传送。
尽管在本实施例中描述了其中半导体存储器是DRAM的情况，但本发明并不限于此情况，并且当半导体存储器是SRAM时可以采用同样的结构。
此外，由于将半导体存储器用于本实施例的解释，使用逻辑电路67计算来自行解码器60和列解码器61的信号的逻辑积，但当子电路区不具有矩阵结构时，可以利用解码器的控制信号控制开关66，所述控制信号产生实现开关66的通/断控制的控制信号。
第二实施例以下解释涉及根据本发明的三维半导体器件的第二实施例。在本实施例中，将本发明应用于具有多存储体结构的三维DRAM半导体器件。
图9示出了作为本发明的第二实施例的三维半导体DRAM器件、每一个均具有四个存储体的存储单元阵列芯片72、以及当选择存储体时正在执行的对芯片间互连的选择。在多存储体结构中，通过指明在存储体单元中的地址，对存储单元进行存取，由此，当对特定存储体的存储单元进行存取时，可以在其它存储体中执行交错，此交错包括预充电操作，或者进一步，包括用于选择字线并激活位线的操作、或者更新操作，因此可以逐个对数据库进行存取并持续进行数据传送。
在图9中，将八个存储单元阵列芯片72叠置在接口芯片71的上表面上，所述接口芯片71具有与外部之间的输入/输出缓冲器77，并将每个存储单元阵列芯片72分为存储体区1到4，以在芯片表面上具有四个存储体结构。输入/输出位数为八比特，将位数为八的八个芯片间互连80从接口芯片71的输入/输出缓冲器77连接到每个存储体。换句话说，利用芯片间互连，将八位部分中的数据从接口芯片71的输入/输出缓冲器77传递到芯片表面中的四个分割区域。在接口芯片71上、芯片间互连80的前面设置用于电隔离芯片间互连的开关75。
以下解释当针对图9的三维半导体DRAM器件读写数据时、选择芯片间互连的操作。在DRAM的情况下，当激活了其中要执行数据的读取或写入的存储单元时，首先利用被称为RAS(行地址选通)信号的内部信号选择字线，并激活位线，之后，利用被称为CAS(列地址选通)信号的内部信号选择与列选择信号线相连的位线，于是，将数据写入到位于所选择的字线和位线的交点处的存储单元(或从该单元读取)。由设置在每个存储体中的列解码器78和行解码器81产生RAS信号和CAS信号。最后，使字线处于非选择状态，并使位线处于非激活状态。不管什么时候读取或写入，RAS信号包括用于选择四个存储体中包含要被激活的存储单元的四个存储体之一，并在RAS信号产生时，选择具有要被激活的存储单元的存储体。因此，可以通过使用用于激活DRAM存储单元的RAS信号的存储体选择信号，选择与每个存储体相连的芯片间互连80。
更具体地，将来自行解码器74的RAS信号线73与用于使每个芯片间互连80与来自输入/输出缓冲器77的信号线隔离的开关75相连。当要将数据写入到属于特定存储体的存储单元(或从该单元读取)时，仅激活向与该存储体的芯片间互连80相对应地设置的开关75提供输出的RAS信号线73，并连接到来自输入/输出缓冲器77的信号线。使未被选择的其它存储体的芯片间互连80与这些信号电隔离。例如，当激活包含在存储体1中的存储单元时，将与存储体1相对应的芯片间互连80与来自输入/输出缓冲器77的信号线相连，并使与存储体2-4相对应的芯片间互连80与这些信号线电隔离。
当对DRAM存储单元进行写入(或从该单元进行读取)时，利用首先产生的RAS信号选择三维互连路径，因此，并不出现用于选择芯片间互连的新的等待时间，直到将CAS信号随后进行发送，然后，数据写入之后。
本实施例可以减小在信号传输期间、针对多存储体结构的三维半导体DRAM存储器进行充电和放电所需的互连电容，这是因为根据在包含在RAS中的存储体选择信号，仅将激活的存储体的芯片间互连80连接到信号线，并使其它存储体的芯片间互连与激活的存储体的芯片间互连电隔离。因此，本发明可以减小三维半导体DRAM器件中的功率消耗，与上述第一实施例中一样。
尽管已经利用特定术语描述了本发明的优选实施例，这种描述仅出于说明的目的，并且应当理解，在不脱离所附权利要求的精神或范围的情况下，可以进行改变和变更。
权利要求
1.一种三维半导体器件，其中叠置了多个半导体电路芯片且具有用于实现半导体电路芯片和外部之间的信号传输的接口芯片，将所述半导体电路芯片的每一个均划分为多个子电路区，并在所述半导体电路芯片的每一个上处于相同位置的每一个子电路区中、设置用于实现所述半导体电路芯片的每一个之间的信号传输的芯片间互连，其中将芯片间互连选择装置设置在所述接口芯片上，以便当与所述多个子电路区中的一个子电路区之间传输信号时，从所述多个芯片间互连中选择当传输信号时要作为信号传输路径的芯片间互连，并使除所选择的芯片间互连之外的芯片间互连与所选择的芯片间互连电隔离。
2.根据权利要求1所述的三维半导体器件，其特征在于所述芯片间互连选择装置包括多个第一开关，与所述多个芯片间互连的每一个相对应地进行设置，所述第一开关用于切换芯片间互连与信号线之间的电连接；以及第一解码器，用于产生仅接通针对其中要执行信号传输的子电路区的芯片间互连而设置的第一开关的第一控制信号。
3.根据权利要求1所述的三维半导体器件，其特征在于所述子电路区隔离装置包括多个第二开关，与所述多个半导体电路芯片上的所述子电路区的每一个相对应地进行设置，所述第二开关用于切换所述子电路区与针对子电路区而设置的芯片间互连之间的电连接；以及第二解码器，用于产生仅接通针对其中要执行信号传输的子电路区而设置的第二开关的第二控制信号。
4.根据权利要求1所述的三维半导体器件，其特征在于还包括在所述接口芯片上的面内互连隔离装置，用于使与除已经由所述芯片间互连选择装置选择的芯片间互连之外的芯片间互连相连的面内互连、和与已经由所述芯片间互连选择装置选择的芯片间互连相连的面内互连进行电隔离；以及在所述半导体电路芯片的每一个上的子电路区隔离装置，用于使由所述芯片间互连选择装置选择的芯片间互连与其中不将执行信号传输的子电路区进行电隔离。
5.根据权利要求4所述的三维半导体器件，其特征在于所述芯片间互连选择装置包括多个第一开关，与所述多个芯片间互连的每一个相对应地进行设置，所述第一开关用于切换芯片间互连和信号线之间的电连接；以及第一解码器，用于产生仅接通针对其中要执行信号传输的子电路区的芯片间互连而设置的第一开关的第一控制信号。
6.根据权利要求4所述的三维半导体器件，其特征在于所述子电路区隔离装置包括多个第二开关，与所述多个半导体电路芯片上的所述子电路区的每一个相对应地进行设置，所述第二开关用于切换所述子电路区与针对子电路区而设置的芯片间互连之间的电连接；以及第二解码器，用于产生仅接通针对其中要执行信号传输的子电路区而设置的第二开关的第二控制信号。
7.根据权利要求1所述的三维半导体器件，其特征在于所述多个叠置的半导体电路芯片是其中形成有多个存储单元的存储单元阵列芯片，并且在芯片间互连上传输的信号是要写入到存储单元的数据或要从存储单元中读取的数据。
8.根据权利要求7所述的三维半导体器件，其特征在于用于选择并隔离芯片间互连的所述第一控制信号是从行解码器和列解码器中产生的、用于选择存储单元的信号。
9.根据权利要求7所述的三维半导体器件，其特征在于用于选择并隔离芯片间互连的所述第一控制信号是用于选择包含要激活的存储单元的存储体的存储体选择信号。
全文摘要
一种其中叠置了多个半导体电路芯片的三维半导体器件，所述三维半导体器件具有多个用于这些半导体电路芯片之间的信号传输的芯片间互连，当传输信号时，仅选择用作信号传输的一个芯片间互连，并通过在芯片间互连和信号线之间设置的开关，电隔离其它芯片间互连。因此，使与互连的充电和放电有关的芯片间互连电容最小化。
文档编号H01L25/065GK1716599SQ200510081348
公开日2006年1月4日 申请日期2005年6月27日 优先权日2004年6月29日
发明者斋藤英彰, 萩原靖彦, 深石宗生, 水野正之, 池田博明, 柴田佳世子 申请人:尔必达存储器股份有限公司