专利名称：半导体装置的制作方法
技术领域：
本发明，涉及一种半导体装置，特别是涉及一种包含异质结(heterojunction)双极晶体管的半导体装置。
背景技术：
携带电话、PDA、DVC以及DSC之类的便携式电子机器的功能越来越多。市场上，需要小型且质轻的产品。与此要求对应，就要求高集成的系统LSI。
实现高集成系统LSI的模块的一例，为高频双极晶体管。作为以提高高频双极晶体管的高性能化为目标的结构的一例，为具有由硅锗(SiGe)合金构成的基极层的、异质结双极晶体管。
特开平4-179235号公报，公开了具有图11所示的SiGe基极异质结双极晶体管结构的半导体装置的制造方法。图12，为该晶体管的发射极·基极区域的部分放大图。
如图11所示，在P-型硅基板(未图示)上，通过n+型集电极填埋层101，外延生长具有集电极层功能的n-型层(外延层)102。n-型层102，除了作为集电极层以及集电极取出层所必须的部分外，剩余部分被蚀刻除去。在元件分离区域中形成沟，通过氧化膜103向此沟中填埋多晶硅膜104。实施集电极形成和元件分离填埋后的基板表面，被用氧化膜(填埋氧化膜)105平坦化，再在其上通过外延生长形成基极以及发射极。即、外延生长具有内部基极层功能的p型SiGe层(SiGe合金层)106，并依次在其上外延生长具有发射极层功能的n型硅层107、以及具有发射极·接触层(发射极电极)功能的n+型硅层108。n+型硅层108以及n型硅层107，被用氧化膜109掩盖、由蚀刻去除，仅残留作为发射极所必须的区域。残留的p型SiGe层106中、具有内部基极层功能的区域的外侧，被氧化膜(侧壁膜)110以及氧化膜109掩盖，蚀刻至给定深度，并在此处通过选择外延生长形成具有外部基极层功能的p+型SiGe层111。
图12所示的现有的SiGe基极异质结双极晶体管结构中，作为发射极层的n型硅层107，为具有中央膨胀部(凸起部)的T字状。发射极层107和发射极电极108的接触面150，位于比侧壁膜110的下面160靠上的位置。发射极-基极结合，形成于中央膨胀部的下侧。因此，涉及发射极-基极结合的部分的宽度(发射极层的宽度)We2，比n+型硅层(发射极电极)108的宽度We1大了不少。
要想制造性能更高的半导体装置(SiGe基极异质结双极晶体管)，必须通过在现有结构中对n+型硅层(发射极电极)108更精细地实施加工来缩小宽度We1，作为其结果需要缩小发射极层的宽度We2。因此，导入高精度的曝光装置必不可少。这会导致制造成本的增加。
发明内容
本发明的目的就在于，提供一种半导体装置，其具有涉及发射极-基极结合部分的宽度被缩小后的发射极层。
本发明的一个方式的半导体装置，具备半导体基板；集电极层，设于半导体基板上；导电层，设于集电极层上，具有基极层功能；硅膜，设于导电层上；发射极电极，设于硅膜上，具有侧面；以及，第1膜，具有下面，覆盖发射极电极的侧面。硅膜，包含与发射极电极接触，具有发射极层功能的第1区域；和，与此第1区域不同的第2区域。第1区域和发射极电极的接触面，位于比第1膜的下面的水平面靠上的水平面。硅膜的第2区域的至少一部分，位于导电层和第1膜之间，导电层与第1膜相接。
本发明的另一个方式的半导体装置，具备半导体基板；集电极层，设于半导体基板上；导电层，设于集电极层上，具有基极层功能；硅膜，设于导电层上；发射极电极，设于硅膜上，具有侧面；以及，第1膜，具有下面，覆盖发射极电极的侧面。硅膜包含包含与发射极电极相接触的上面的发射极层；和，除发射极层之外的硅区域。发射极层的上面，位于比第1膜的下面的水平面靠上的水平面。发射极层，位于硅膜的中央附近。硅区域，由位于发射极层之下的下部、和围住发射极层的外缘的边缘部构成。硅区域的边缘部，位于导电层和第1膜之间，且与导电层以及第1膜这双方相接。
图1为关于本发明的第1实施方式的半导体装置的剖面图。
图2为图1的半导体装置的部分放大图。
图3至图9为用于说明有关本发明的第1实施方式的半导体装置的制造工序的剖面图。
图10为有关本发明的第2实施方式的半导体装置的剖面图。
图11为现有的SiGe基极异质结双极晶体管的剖面图。
图12为图11的晶体管的部分放大图。
具体实施例方式
下面，对本发明的第1实施方式的半导体装置进行说明。所有的附图中，相同的构成要素标以相同的符号，并省略说明。
图1为第1实施方式的SiGe基极异质结双极晶体管的剖面图，图2为图1的发射极-基极区域的部分放大图。
如图1所示，在硅基板1上，形成具有集电极层功能的外延层2。在外延层2的一部分上，用STI技术(Shallow Trench Isolation浅沟隔离)形成元件分离区域3。在外延层2上，形成具有基极区域功能的SiGe合金层4。SiGe合金层4上，形成硅膜5、和具有发射极层功能的n型扩散层6。n型扩散层6，是在T字状的硅膜5上扩散n型杂质形成的层，扩散前的硅膜5被加工为T字状。另外在n型扩散层6上，形成多晶硅膜7a以及氮化硅膜8。n型扩散层6、多晶硅膜7a、以及氮化硅膜8，再被由绝缘膜构成的侧壁膜(side wall侧壁)9围住。n型扩散层6和多晶硅膜7a的接触面50，位于比侧壁膜9的下面60靠上的位置。即，接触面50和硅基板1之间的距离，比下面60与硅基板1之间的距离的大。另外，硅膜5，位于由绝缘膜构成的侧壁膜9和SiGe合金层4之间，且与侧壁膜9和SiGe合金层4相接。在其周围，形成连着基极区域的p+型扩散层10。
SiGe合金层4为本发明的“导电层”的示例，硅膜5为本发明的“第2区域”的示例，n型扩散层6为本发明的“第1区域”的示例，侧壁膜9为本发明的“第1膜”的示例，多晶硅膜7a为本发明的“发射极电极”的示例。
如图12所示，在现有结构的发射极层中，涉及发射极-基极结合的部分的宽度为We2。与此相对，本发明的第1实施方式中，如图2所示，在与现有结构加工尺寸相同的硅膜5的内部，存在第1区域6和第2区域。第1区域6具有发射极层功能。在发射极层6的下侧，形成发射极-基极结合部。即，发射极-基极结合部的宽度We3，比硅膜5和SiGe合金层4的界面的宽度(相当于图12的宽度We2)小。另外，通过对往硅膜5扩散n型杂质进行控制，还能令发射极层6的宽度即所述结合部的宽度We3，与宽度We1实质相等。从而，不用导入高精度的曝光装置，就能缩小发射极层6的宽度。若减小发射极层的宽度、即令宽度为We3或We1，则能用比硅膜和SiGe合金层界面的宽度为We2时小的电流，获得相同的电流密度。因此，能够形成耗电低的晶体管，其结果能够获得高性能的半导体装置。
本发明的第1实施方式中，由于硅膜5的至少一部分，位于SiGe合金层4和侧壁膜9之间的位置，且与SiGe合金膜4以及侧壁膜9相接，因此发射极-基极结合部的面积，比现有结构(硅膜5部分还具有发射极层功能的情况)窄。因此，能够提供将结合尺寸面积比现有结构窄的那部分结合电容削减掉的晶体管(半导体装置)。
参照图3～图9，对本发明的第1实施方式的半导体装置的制造工艺进行说明。
(工序1图3)在p型硅基板1上，用例如STI技术形成元件分离区域3。然后，将n型杂质离子注入来活性化，以便制造集电极层2。例如，将磷(P)以500～4000keV左右的加速能量注入，形成3×1013cm-2至3×1015cm-2左右的浓度。
(工序2图4)用减压CVD(化学气相沉积)法，令以1×1019cm- 3左右掺杂了硼(B)的硅锗(SiGe)合金层4、以及不含锗(Ge)的硅膜5外延生长。令SiGe合金层4、以及硅膜5的膜厚，分别为10nm至100nm左右。
虽然SiGe合金层4的Ge浓度，可在层内一定，但若令Ge浓度为从与硅膜5相接一侧起朝着集电极层2逐渐增加的倾斜型轮廓(profile)，能够缩短基极上行进的电子的行进时间，形成高速动作的晶体管。此时优选令Ge浓度，与硅膜5相接的一侧为实质0％左右、与集电极层2相接的一侧为15％至20％左右。
在硅膜5上，可与SiGe合金层4同样掺杂硼(B)，或也可不实施掺杂。
再有，在SiGe合金层4的成膜之前，也可用减压CVD法，使不含硼(B)的硅膜、或不含硼(B)的SiGe合金层外延生长。
(工序3图5)然后，用平版印刷法设置抗蚀膜图案，通过干蚀刻，将硅膜5以及SiGe合金层4的不需要的部分除去。
(工序4图6)用减压CVD法，将掺杂1×1020cm-3左右以上的n型杂质的多晶硅膜7成膜，再将氮化硅膜8成膜。作为n型杂质，使用例如砷(As)或磷(P)。令多晶硅膜7的膜厚，为100nm至300nm左右，令氮化硅膜8的膜厚，为50nm至200nm左右。
(工序5图7)用平版印刷法设置抗蚀膜图案，并用干蚀刻，按照氮化硅膜8、多晶硅膜7、硅膜5的顺序实施蚀刻加工。此时，不是实施干蚀刻直到硅膜5完全除去，而是在SiGe合金层4上的整个面上残留有一部分的状态下就结束干蚀刻。从而，硅膜5完成T字形状70。此时，多晶硅膜7，被加工成具有发射极电极功能的多晶硅膜7a，和位于SiGe合金层4与硅膜5的周围、由多晶硅膜构成的侧壁膜7b。
(工序6图8)采用CVD法形成氧化硅膜，接着通过用干蚀刻法实施全面蚀刻，在氮化硅膜8、多晶硅膜7a、以及硅膜5的中央膨胀部(凸起部)的周围，形成由氧化硅膜构成的侧壁膜9。再通过将例如将四乙氧基硅烷(TEOS)/氧(O2)混合气体以720℃左右加热处理，来将氧化硅膜成膜，并且膜厚约为100nm至400nm左右。
(工序7图9)采用离子注入法、将硼(B)离子注入之后，由热处理实施活性化，并形成p+扩散层10。离子注入条件，为例如将BF2以1keV至30keV的加速能量，完成1×1014cm-2至5×1015cm-2的注入量。在此注入条件下，由于离子不能通过存在于多晶硅膜7a上的膜厚约100nm的氮化硅膜8，因此多晶硅膜7a中不会注入硼。
(工序8图1)然后，实施热处理，使多晶硅膜7a的n型杂质扩散至硅膜5之中，形成n型扩散层6。其结果，在硅膜5内形成发射极-基极结合。热处理，采用RTA装置，实施5秒～30秒左右、1050℃左右的热处理。
硅膜5内形成的发射极层(n型扩散层)6，虽然由来自多晶硅膜7a的n型杂质的扩散形成，但由于扩散并非仅在纵深方向、还往横向行进，因此有效的发射极宽度可能比多晶硅膜7a的宽度宽。然而，在本发明的第1实施方式中，由于发射极层(n型扩散层6)和发射极电极(多晶硅膜7a)的接触面50，位于比侧壁膜9的下面60靠上的位置，因此侧壁膜9构成扩散屏障，阻碍向n型扩散层6的横向扩散。因此，缩小了发射极层的宽度。
最后，虽未特别图示，但在除去氮化硅膜8之后，在多晶硅膜7a以及p+扩散层10上，形成钴(Co)或钛(Ti)，并实施热处理来形成硅化钴膜或硅化钛膜。然后，将等离子TEOS膜等的层间绝缘膜堆积在半导体基板的表面上，形成NPN晶体管的集电极电极部、基极电极部、以及发射极电极部的接触开口，并通过形成由钛等构成的势垒(barrier)金属层、以及由铝或铝合金构成的导电层，可制造具有NPN晶体管的双极晶体管。
通过第1实施方式，作为发射极层的第1区域6的宽度We3，比硅膜5和导电层4之间的界面的宽度(图12的We3)小。此结构，相比发射极层160的宽度、与硅膜和导电层106之间的界面的宽度We3相同的结构，用较小的电流能够获得同样的电流密度，能够获得较高的电流放大率。因此，能够制造耗电量小的晶体管。另外，由于硅膜5的第2区域的至少一部分(例如外缘部)，位于导电层4和第1膜9之间，且与导电层4以及第1膜9相接，因此涉及发射极-基极结合的部分的面积，比第2区域也具有发射极层功能的现有结构(例如图12)小。因此，能够制造将结合面积比现有结构减小的那部分结合电容削减的晶体管。从而，本发明能够提供高性能的半导体装置。
通过第1实施方式，第1区域6和发射极电极7a之间的接触面50，位于比第1膜9的下面60靠上的位置。因此，第1膜9构成杂质的扩散屏障，抑制杂质往横向扩散。从而，能够将第1区域6的宽度We3控制性良好地缩小。
通过第1实施方式，SiGe合金层4的带隙比硅膜5的带隙窄。与第1区域6的下面未达到导电层4之中的情况(第1区域6的下面处于硅膜5中的情况)相比，从发射极层往基极层注入的电子所对应的屏障变低。其结果，发射极注入效率变大，能够获得更高的电流放大率，提供性能更高的半导体装置。
图10，为本发明的第2实施方式的SiGe基极异质结双极晶体管的剖面图。与第1实施方式不同的地方在于，n型扩散层6的下面设于SiGe合金层4之中。
硅膜5a为本发明“第2区域”的示例，n型扩散层6a为本发明“第1区域”的示例。
通过n型扩散层6a的下面达到SiGe合金层4之中，与未达到SiGe合金层4的情况相比，从具有发射极层功能的n型扩散层6a的下面、至集电极层2的距离变短，能够缩短从发射极层侧流入集电极层的电子的移动时间，能够形成高速动作的晶体管。从而，能够提供性能更高的半导体装置。
要制造本发明的第2实施方式的半导体装置，在第1实施方式的工序2中，用减压CVD法将硅膜5a形成30nm左右，并在工序8中，使用RTA装置、实施5秒左右1050℃左右的热处理。如此，由于多晶硅膜7a的n型杂质，朝着集电极层2侧扩散40nm左右，因此通过膜厚30nm左右的硅膜5a、到达SiGe合金层4内。其结果，与n型扩散层6a的下面(发射极-基极结合部)没有到达SiGe合金层4之中的情况(n型扩散层6a的下面处于硅膜5a之中的情况)相比，发射极注入效率变大，能够获得更高的电流放大率。这是因为，在n型扩散层6a的下面处于SiGe合金层4之中的情况下，SiGe合金层的带隙比硅膜的带隙窄，与n型扩散层6a的下面处于硅膜5a之中的情况相比，从发射极层往基极层注入的电子所对应的屏障的高度缩小。从而，由于能令从发射极层往基极层注入的电子所对应的屏障的高度，比从基极层注入到发射极层的空穴所对应的屏障的高度还要更小，因此能够提高发射极注入效率，能够实现更高的电流放大率。从而，能够提供性能更高的半导体装置。
第2实施方式具有与第1实施方式相同的优点。
在本发明中，导电层包含因导入P型或N型杂质而获得导电性的半导体。
以上，虽然根据实施方式对本发明进行了详细说明，但本发明并非限定于此，在不脱离本发明的主旨的范围内，可以适用于各种双极晶体管。
权利要求
1.一种半导体装置，其特征在于具备半导体基板(1)；集电极层(2)，设于所述半导体基板(1)上；导电层(4)，设于所述集电极层上，具有基极层功能；硅膜(5)，设于所述导电层上；发射极电极(7a)，设于所述硅膜上，具有侧面；以及，第1膜(9)，具有下面(60)，覆盖所述发射极电极(7a)的所述侧面，所述硅膜(5)，包含与所述发射极电极(7a)接触，具有发射极层(6)功能的第1区域(6)；和，与此第1区域不同的第2区域，所述第1区域(6)和所述发射极电极(7a)之间的接触面(50)，位于比所述第1膜(9)的所述下面的水平面靠上方的水平面，所述硅膜(5)的所述第2区域的至少一部分，位于所述导电层(4)和所述第1膜(9)之间，所述导电层(4)与所述第1膜(9)相接。
2.根据权利要求1所述的半导体装置，其特征在于所述发射极电极(7a)包含杂质，所述第1区域(6)通过实施从所述发射极电极向所述硅膜的所述杂质的热扩散来形成。
3.根据权利要求1所述的半导体装置，其特征在于所述导电层(4)为硅锗(SiGe)合金层，所述第1区域(6)的下面达到所述导电层之中。
4.根据权利要求1所述的半导体装置，其特征在于所述接触面(50)到所述半导体基板的距离，比所述第1膜(9)的所述下面到所述半导体基板的距离大。
5.一种半导体装置，其特征在于具备半导体基板(1)；集电极层(2)，设于所述半导体基板(1)上；导电层(4)，设于所述集电极层上，具有基极层功能；硅膜(5)，设于所述导电层上；发射极电极(7a)，设于所述硅膜上，具有侧面；以及，第1膜(9)，具有下面(60)，覆盖所述发射极电极(7a)的所述侧面，所述硅膜(5)包含包含与所述发射极电极(7a)相接触的上面(50)的发射极层(6)；和，除所述发射极层之外的硅区域，所述发射极层(6)的上面(50)，位于比所述第1膜(9)的所述下面的水平面靠上方的水平面，所述发射极层(6)，位于所述硅膜(5)的中央附近，所述硅区域，由位于所述发射极层之下的下部、和围住所述发射极层的外缘的边缘部构成，所述硅区域的所述边缘部，位于所述导电层(4)和所述第1膜(9)之间，且与所述导电层(4)以及所述第1膜(9)这双方相接。
6.根据权利要求5所述的半导体装置，其特征在于所述发射极电极(7a)包含杂质，所述第1区域(6)通过实施从所述发射极电极向所述硅膜的所述杂质的热扩散来形成。
7.根据权利要求5所述的半导体装置，其特征在于所述导电层(4)为硅锗(SiGe)合金层，所述第1区域(6)的下面达到所述导电层之中。
8.根据权利要求5所述的半导体装置，其特征在于所述接触面(50)到所述半导体基板的距离，比所述第1膜(9)的所述下面到所述半导体基板的距离大。
9.(图2)根据权利要求5所述的半导体装置，其特征在于所述硅区域的所述下部，仅与所述导电层(4)相接。
10.(图2)根据权利要求5所述的半导体装置，其特征在于所述第1膜，为沿着所述发射极电极的所述侧面延伸的筒状的侧壁(9)，所述侧壁，具有沿着与所述半导体基板平行的面测定的第1宽度(9的直径)，所述发射极层(6)，具有沿着与所述半导体基板平行的面测定的第2宽度(We3)，所述第2宽度小于所述第1宽度。
11.(图2)根据权利要求10所述的半导体装置，其特征在于所述硅膜(5)，具有沿着与所述半导体基板平行的面测定的第3宽度(5的直径)，所述第3宽度小于所述第1宽度、大于所述第2宽度(We3)。
全文摘要
本发明提供一种设置有具有窄的基极结合部分的发射极层的半导体装置。半导体装置，包含设于半导体基板上的集电极层。导电层设于集电极层上，具有基极层功能。硅膜设于导电层上。发射极电极设于硅膜上。第1膜覆盖发射极电极的侧面。硅膜包含与发射极电极接触，具有发射极层功能的第1区域；和，与此第1区域不同的第2区域。第1区域和发射极电极的接触面，位于比第1膜的下面的水平面靠上的水平面。硅膜的第2区域的至少一部分，位于导电层和第1膜之间，导电层与第1膜相接。
文档编号H01L29/737GK1722461SQ20051008469
公开日2006年1月18日 申请日期2005年7月18日 优先权日2004年7月16日
发明者藤原秀二, 小出辰彦 申请人:三洋电机株式会社