专利名称：堆叠型芯片封装结构、芯片封装体及其制造方法
技术领域：
本发明是有关于一种封装结构，且特别是有关于一种具有高封装积集度的堆叠型芯片封装结构。
背景技术：
在现今的资讯社会中，使用者均是追求高速度、高品质、多工能性的电子产品。就产品外观而言，电子产品的设计也朝向轻、薄、短、小的趋势迈进。为了达到上述目的，许多公司在进行电路设计时，均融入系统化的概念，使得单颗芯片可以具备有多种功能，以节省配置在电子产品中的芯片数目。另外，就电子封装技术而言，为了配合轻、薄、短、小的设计趋势，亦发展出多芯片模组(multi-chip module，MCM)的封装设计概念、芯片尺寸构装(chip scale package，CSP)的封装设计概念及堆叠型多芯片封装设计的概念等。以下就分别针对几种现有习知堆叠型芯片封装结构进行说明。
请参阅图1所示，是现有习知堆叠型芯片封装结构的剖面示意图。现有习知的堆叠型芯片封装结构100包括一封装基板(package substrate)110、芯片120a、120b、一间隔物(spacer)130、多条导线140与一封装胶体(encapsulant)150。其中，芯片120a与120b配置于封装基板110上，且间隔物130配置于芯片120a与120b之间。部分导线140分别电性连接于芯片120a与封装基板110之间，而其他部分导线140则分别电性连接于芯片120b与封装基板110之间。此外，封装胶体150配置于封装基板110上，并包覆这些导线140、芯片120a与120b。
由于芯片120a与120b之间必须相距一定的距离，以便于进行打线制程(wire bonding process)，因此现有习知堆叠型芯片封装结构100的整体厚度会因为间隔物130的厚度而无法进一步缩减。此外，现有习知堆叠型芯片封装结构100也会产生散热方面的问题。因此，为了解决上述问题，发展出另一种堆叠型芯片封装结构。
请参阅图2所示，是另一现有习知堆叠型芯片封装结构的剖面示意图。现有习知的堆叠型芯片封装结构10包括一封装基板12与多个芯片封装体200a、200b，其中这些芯片封装体200a、200b堆叠于封装基板12上，并与封装基板12电性连接。每一芯片封装体200a、200b包括一封装基板210、一芯片220、多个凸块230、一底胶240与多个焊球250。芯片220与这些凸块230配置于封装基板210上，而这些凸块230配置于芯片220与封装基板210之间，且芯片220经由这些凸块电性连接至封装基板210。底胶240配置于芯片220与封装基板210之间，以包覆这些凸块230。
封装基板210具有多个导电柱212与多个焊球垫214，其中这些导电柱212分别贯穿封装基板210，且这些焊球垫214分别配置于这些导电柱212上。此外，这些焊球250配置于这些焊球垫214上。值得注意的是，芯片封装体200a与200b经由焊球250彼此电性连接，而芯片封装体200b经由焊球250电性连接至封装基板12。
相较于现有习知的堆叠型芯片封装结构100，此种现有习知的堆叠型芯片封装结构10虽然制程复杂度较低，但此种现有习知的堆叠型芯片封装结构10的厚度却是大于现有习知的堆叠型芯片封装结构100的厚度。
发明内容
有鉴于此，本发明的目的就是在提供一种芯片封装体，其整体的厚度较薄。
此外，本发明的再一目的就是提供一种堆叠型芯片封装结构，其具有较高的封装积集度。
另外，本发明的又一目的就是提供一种芯片封装体的制造方法，以制造出嵌入式芯片封装体。
基于上述目的或其他目的，本发明提出一种芯片封装体，其包括一封装基板、一芯片与一封装胶体。其中，封装基板包括一核心层(core layer)与配置于核心层上的一图案化线路层。核心层具有一第一贯孔与多个第二贯孔，其中第一贯孔与这些第二贯孔分别暴露出部分图案化线路层。芯片配置于第一贯孔内，并与图案化线路层电性连接。封装胶体配置于第一贯孔内，以将芯片固着于封装基板内。
依照本发明实施例，芯片封装体更可以包括多个外部连接端子(external terminal)，其分别配置于这些第二贯孔内，且每一外部连接端子经由图案化线路层电性连接至芯片。
依照本发明实施例，芯片封装体更可以包括多个凸块，其配置于芯片与图案化线路层之间，而芯片经由这些凸块电性连接至图案化线路层，且封装胶体包覆这些凸块。此外，封装胶体可以是暴露出芯片的远离图案化线路层的表面。
依照本发明实施例，芯片封装体更可以包括多条导线，其中芯片经由这些导线电性连接至图案化线路层，且封装胶体包覆这些导线。
基于上述目的或其他目的，本发明提出一种堆叠型芯片封装结构，其包括一共同承载器与多个芯片封装体，其中这些芯片封装体堆叠于共同承载器上，并与共同承载器电性连接。每一芯片封装体包括一封装基板、一芯片与一封装胶体。其中，封装基板包括一核心层与配置于核心层上的一图案化线路层。核心层具有一第一贯孔与多个第二贯孔，其中第一贯孔与这些第二贯孔分别暴露出部分图案化线路层。芯片配置于第一贯孔内，并与图案化线路层电性连接。封装胶体配置于第一贯孔内，以将芯片固着于封装基板内。这些外部连接端子分别配置于这些第二贯孔内，且每一外部连接端子经由图案化线路层电性连接至芯片。每一芯片封装体经由对应的这些外部连接端子电性连接至共同承载器或另一芯片封装体。
依照本发明实施例，共同承载器可以是电路板或导线架。
基于上述目的或其他目的，本发明提出一种芯片封装体的制造方法，其包括下列步骤。首先，提供一芯片与一封装基板，其中封装基板包括一核心层与配置于核心层上的一图案化线路层，而在核心层内已形成一第一贯孔与多个第二贯孔，且第一贯孔与这些第二贯孔分别暴露出部分图案化线路层。将芯片配置于第一贯孔内，以使芯片与图案化线路层电性连接。在第一贯孔内形成一封装胶体，以将芯片固着于封装基板内。
依照本发明实施例，芯片封装体的制造方法更可以在这些第二贯孔内形成多个外部连接端子，且每一外部连接端子经由图案化线路层电性连接至芯片。
依照本发明实施例，芯片封装体的制造方法更可以在芯片与图案化线路层之间形成多个凸块，且芯片经由这些凸块电性连接至图案化线路层。
依照本发明实施例，芯片封装体的制造方法更可以形成多条导线，且这些导线连接芯片与图案化线路层之间。
基于上述，本发明将芯片嵌入封装基板的核心层内，因此所形成的堆叠型芯片封装结构或是芯片封装体的厚度均可变薄。
为让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附图式，作详细说明如下。
图1是现有习知堆叠型芯片封装结构的剖面示意图。
图2是另一现有习知堆叠型芯片封装结构的剖面示意图。
图3A至图3E是依照本发明第一实施例的堆叠型芯片封装结构的制造流程剖面示意图。
图4A至图4B是依照本发明第二实施例的堆叠型芯片封装结构的制造流程剖面示意图。
图5是依照本发明第三实施例的芯片封装结构的剖面示意图。
10、100现有习知的堆叠型芯片封装结构12、110、210、310封装基板
20、30堆叠型芯片封装结构22、32共用承载器22a、22b、214、360焊球垫24、250、370焊球120a、120b、220、320、410芯片130间隔物140、420导线150、340、430封装胶体200a、200b、300a、300b、300c、400a、400b、400c、500a芯片封装体212、350导电柱230、330凸块240底胶312核心层312a第一贯孔312b第二贯孔314图案化线路层316焊罩层440外部连接端子510粘着层具体实施方式
第一实施例图3A至图3E是依照本发明第一实施例的堆叠型芯片封装结构的制造流程剖面示意图。请参阅图3A，本实施例的堆叠型芯片封装结构的制造方法包括下列步骤。首先，提供一封装基板310，而封装基板310可以是电路板或是软性电路板。此外，封装基板310包括一核心层312与配置于核心层312上的一图案化线路层314，其中核心层312可以是双顺丁烯二酸酰亚胺-三氮杂苯(Bismaleimide-Triazine，BT)材料、介电材料或其他薄膜材料。另外，封装基板310也可以包括一焊罩层316，而焊罩层316配置于核心层312上，并覆盖部分图案化线路层314。
然后，在核心层312内形成一第一贯孔312a与多个第二贯孔312b，且第一贯孔312a与这些第二贯孔312b分别暴露出部分图案化线路层314。此外，形成第一贯孔312a与第二贯孔312b的方法可以是雷射钻孔、机械钻孔或是其他能够形成贯孔的制程。
请参阅图3B所示，提供一芯片320，并将芯片320配置于第一贯孔312a内。然后，将芯片320与图案化线路层314电性连接，其中芯片320与图案化线路层314电性连接的方式可以是覆晶接合技术。就覆晶接合技术而言，芯片320系藉由凸块330与图案化线路层314电性连接。在本实施例中，凸块330可以是形成在图案化线路层314上或是形成在芯片320上，然后再经过回焊(reflow)以使得芯片320能够藉由凸块330与图案化线路层314电性连接。
请参阅图3C所示，在第一贯孔312a内形成一封装胶体340，以将芯片320固着于封装基板310内。在本发明的一实施例中，封装胶体340系包覆凸块330与部分图案化线路层314。至此，初步完成芯片封装体300a的制作。值得一提的是，本实施例的封装胶体340可暴露出芯片320的远离图案化线路层314的表面，以改善芯片320的散热效率。换言之，封装胶体340暴露出芯片320的背面，然而封装胶体340也可以是完全包覆芯片320。此外，封装胶体340与封装基板310也可以是切齐，然而封装胶体340也可以是突出于封装基板310。
请参阅图3D所示，在这些第二贯孔312b内形成多个导电柱350，以作为外部连接端子之用，且每一导电柱350经由图案化线路层314电性连接至芯片320。更详细而言，形成这些导电柱350的方式也可以是无电电镀制程、有电电镀制程或是其他金属沈积制程。然而，也可以是将无铅焊料、锡铅焊料、其他类型的焊料或其他导电材质填入这些第二贯孔312b内，以形成外部连接端子(如图4A所示)。就导电柱350作为外部连接端子而言，在这些导电柱350上形成多个焊球垫360。然后，在这些焊球垫360上形成多个焊球370，而这些焊球370可以是无铅焊球或是锡铅焊球。至此，大致完成芯片封装体300a的制作。
请参阅图3E所示，重复上述的步骤，以制造出芯片封装体300b与300c。然后，提供一共用承载器22，而共用承载器22具有多个焊球垫22a与22b。在本实施例中，共用承载器22为电路板，但是共用承载器22也可以是导线架。然后，将芯片封装体300a、300b与300c堆叠于共用承载器22上，其中这些芯片封装体300a、300b与300c的焊球370与对应的焊球垫360接触。此外，芯片封装体300c的焊球370与共用承载器22的焊球垫22a接触。然后，对于上述结构进行回焊制程(reflow process)，以使得这些芯片封装体300a、300b与300c彼此电性，并使得芯片封装体300c与共用承载器22连接。
值得一提的是，这些芯片封装体300a、300b与300c并不限定图3E所绘示的排列方式，而这些芯片封装体300a、300b或300c也可以翻转180度。以芯片封装体300b翻转180度而言，此时，芯片封装体300b与300c的图案化线路层314将面向彼此(类似图4B所示)。
然后，在共用承载器22的焊球垫22b上形成多个焊球24，以完成堆叠型芯片封装结构20的制作。此堆叠型芯片封装结构20便可以藉由焊球24配置于一电路板(图中未示)上。值得一提的是，本实施例并不限制堆叠型芯片封装结构20内的芯片封装体的排列方式与数量。
由于每一个芯片封装体300a、300b与300c的芯片320系嵌入核心层312内，因此每一个芯片封装体300a、300b与300c的厚度便可变薄。换言之，堆叠型芯片封装结构20的整体厚度也随着变薄。此外，由于每一个芯片封装体300a、300b与300c均是单独制造而成，因此不良品的芯片封装体不会使用至堆叠型芯片封装结构20内，以提高堆叠型芯片封装结构20的良率。另外，每一个芯片封装体300a、300b与300c的芯片320的背面均是裸露，因此堆叠型芯片封装结构20能够具有较佳的散热效率。
值得一提的是，在本实施例中，芯片封装体300a、300b与300c均是覆晶接合封装体，但是也可以使用打线接合封装体，其详述如后。
第二实施例图4A至图4B是依照本发明第二实施例的堆叠型芯片封装结构的制造流程剖面示意图。请参阅图4A，本实施例与上述实施例相似，其不同之处在于将芯片410置于第一贯孔310a内的后，形成多条导线420，以连接图案化线路层314与芯片410之间。同样地，在第一贯孔312a内形成一封装胶体430，以将芯片410固着于封装基板310内，且封装胶体430包覆芯片410、导线420与部分图案化线路层314。至此，初步完成芯片封装体400a的制作。
值得一提的是，在本实施例中，封装胶体430突出于封装基板310，然而封装胶体430与封装基板310也可以是切齐。然后，将无铅焊料、锡铅焊料、其他类型的焊料或是其他导电材料填入这些第一贯孔312b内，以形成多个外部连接端子440。然而，上述实施例中的导电柱350也可以取代本实施例的外部连接端子440。
请参阅图4B所示，重复上述步骤，以形成芯片封装体400b与400c。提供一共同承载器32，而在本实施例中，共同承载器32为导线架，但是共同承载器32也可以是电路板(类似图3E所示)。将这些芯片封装体400a、400b与400c堆叠于共同承载器32上，且这些芯片封装体400a、400b与400c藉由外部连接端子440彼此电性连接。此外，芯片封装体400c藉由外部连接端子440电性连接至共同承载器32。同样地，此堆叠型芯片封装结构30也可以藉由焊料(solder)或预焊料(pre-solder)配置于一电路板(图中未示)上。
值得一提的是，虽然芯片封装体400a与400b的图案化线路层314是面向彼此，但本实施例并不限制堆叠型芯片封装结构30内的芯片封装体的排列方式与数量。
第三实施例请参阅图5所示，是依照本发明第三实施例的芯片封装结构的剖面示意图。本实施例与第一实施例相似，其不同之处在于将芯片320的部分区域上或图案化线路层314上形成一粘着层510，并使得芯片320与图案化线路层314接合。然后，进行一引脚压合制程，以使得图案化线路层314与凸块330接合，因此图案化线路层314能够经由凸块330与芯片320。更详细而言，引脚压合制程可以是用于贴带自动接合(Tape AutomaticBonding，TAB)的内引脚接合(inner lead bonding，ILB)制程。
然后，在第一贯孔312a内形成一封装胶体340，以将芯片320固着于封装基板310内，且封装胶体340包覆芯片320、凸块330与部分图案化线路层314。至此，初步完成芯片封装体500a的制作。值得一提的是，在本实施例中，封装胶体340完全包覆芯片320，但是封装胶体340也可以暴露出芯片320的背面。再者，本实施例的芯片封装体500a也可以用于第一实施例或第二实施例的堆叠型芯片封装结构中，在此不再赘述。
综上所述，本发明至少具有下列优点一、由于本发明将芯片嵌入封装基板的核心层内，因此本发明的堆叠型芯片封装结构或是芯片封装体的厚度能够变薄。
二、本发明的堆叠型芯片封装结构或是芯片封装体能应用于覆晶接合制程或是打线接合制程。
三、相较于现有习知技术，本发明的堆叠型芯片封装结构或是芯片封装体具有较佳的散热效率。
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何熟习此技艺者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视后权利要求所界定为准。
权利要求
1.一种芯片封装体，其特征在于其包括一封装基板，包括一核心层与配置在该核心层上的一图案化线路层，其中该核心层具有一第一贯孔与多个第二贯孔，且该第一贯孔与该些第二贯孔分别暴露出部分该图案化线路层；一芯片，配置在该第一贯孔内，并与该图案化线路层电性连接；以及一封装胶体，配置在该第一贯孔内，以将该芯片固着在该封装基板内。
2.根据权利要求1所述的芯片封装体，其特征在于其更包括多个外部连接端子，分别配置在该些第二贯孔内，且每一该些外部连接端子经由该图案化线路层电性连接至该芯片。
3.根据权利要求1所述的芯片封装体，其特征在于其更包括多个凸块，配置在该芯片与该图案化线路层之间，而该芯片经由该些凸块电性连接至该图案化线路层，且该封装胶体包覆该些凸块。
4.根据权利要求1所述的芯片封装体，其特征在于其更包括多条导线，其中该芯片经由该些导线电性连接至该图案化线路层，且该封装胶体包覆该些导线。
5.一种堆叠型芯片封装结构，其特征在于其包括一共同承载器；多个芯片封装体，堆叠在该共同承载器上，并与该共同承载器电性连接，每一该些芯片封装体包括一封装基板，包括一核心层与配置在该核心层上的一图案化线路层，其中该核心层具有一第一贯孔与多个第二贯孔，且该第一贯孔与该些第二贯孔分别暴露出部分该图案化线路层；一芯片，配置在该第一贯孔内，并与该图案化线路层电性连接；一封装胶体，配置在该第一贯孔内，以将该芯片固着在该封装基板内；以及多个外部连接端子，分别配置在该些第二贯孔内，而每一该些外部连接端子经由该图案化线路层电性连接至该芯片，且每一该些芯片封装体经由对应的该些外部连接端子电性连接至该共同承载器或另一该些芯片封装体。
6.根据权利要求5所述的堆叠型芯片封装结构，其特征在于其中所述的共同承载器包括电路板或导线架。
7.一种芯片封装体的制造方法，其特征在于其包括提供一芯片与一封装基板，其中该封装基板包括一核心层与配置在该核心层上的一图案化线路层，而在该核心层内已形成一第一贯孔与多个第二贯孔，且该第一贯孔与该些第二贯孔分别暴露出部分该图案化线路层；将该芯片配置在该第一贯孔内，以使该芯片与该图案化线路层电性连接；以及在该第一贯孔内形成一封装胶体，以将该芯片固着在该封装基板内。
8.根据权利要求7所述的芯片封装体的制造方法，其特征在于其更包括在该些第二贯孔内形成多个外部连接端子，且每一该些外部连接端子经由该图案化线路层电性连接至该芯片。
9.根据权利要求7所述的芯片封装体的制造方法，其特征在于其更包括在该芯片与该图案化线路层之间形成多个凸块，且该芯片经由该些凸块电性连接至该图案化线路层。
10.根据权利要求7所述的芯片封装体的制造方法，其特征在于其更包括形成多条导线，且该些导线连接该芯片与该图案化线路层之间。
全文摘要
本发明是有关于一种堆叠型芯片封装结构、芯片封装体及其制造方法。该芯片封装体，其包括一封装基板、一芯片与一封装胶体。其中，封装基板包括一核心层与配置于核心层上的一图案化线路层。核心层具有一第一贯孔与多个第二贯孔，其中第一贯孔与这些第二贯孔分别暴露出部分图案化线路层。芯片配置于第一贯孔内，并与图案化线路层电性连接。封装胶体配置于第一贯孔内，以将芯片固着于封装基板内。基于上述，本发明的芯片封装体的厚度能够变薄。此外，本发明亦提出一种堆叠型芯片封装结构与芯片封装体的制造方法。
文档编号H01L25/00GK1929120SQ20051010250
公开日2007年3月14日 申请日期2005年9月8日 优先权日2005年9月8日
发明者潘玉堂, 周世文, 吴政庭, 邱士峰 申请人:南茂科技股份有限公司, 百慕达南茂科技股份有限公司