专利名称：堆叠型芯片封装结构、芯片封装体及其制造方法
技术领域：
本发明是有关于一种封装结构，且特别是有关于一种具有高封装积集度的堆叠型芯片封装结构。
背景技术：
在现今的资讯社会中，使用者均是追求高速度、高品质、多工能性的电子产品。就产品外观而言，电子产品的设计也朝向轻、薄、短、小的趋势迈进。为了达到上述目的，许多公司在进行电路设计时，均融入系统化的概念，使得单颗芯片可以具备有多种功能，以节省配置在电子产品中的芯片(芯片即为晶片，以下皆称为芯片)数目。另外，就电子封装技术而言，为了配合轻、薄、短、小的设计趋势，亦发展出多芯片模组(multi-chipmodule，MCM)的封装设计概念、芯片尺寸构装(chip scale package，CSP)的封装设计概念及堆叠型多芯片封装设计的概念等。以下就分别针对几种习知堆叠型芯片封装结构进行说明。
图1是现有习知的堆叠型芯片封装结构的剖视图。请参阅图1所示，现有习知的堆叠型芯片封装结构100包括一封装基板(package substrate)110、芯片120a、120b、一间隔物(spacer)130、多条导线140与一封装胶体(encapsulant)150。其中，芯片120a与120b配置于封装基板110上，且间隔物130配置于芯片120a与120b之间。部分导线140分别电性连接于芯片120a与封装基板110之间，而其他部分导线140则分别电性连接于芯片120b与封装基板110之间。此外，封装胶体150配置于封装基板110上，并包覆这些导线140、芯片120a、120b与间隔物130。
由于芯片120a与120b之间必须相距一定的距离，以便于进行打线制程(wire bonding process)，因此习知堆叠型芯片封装结构100的整体厚度会因为间隔物130的厚度而无法进一步缩减。此外，习知堆叠型芯片封装结构100也会产生散热方面的问题。因此，为了解决上述问题，习知发展出另一种堆叠型芯片封装结构。
请参阅图2所示，是另一现有习知的堆叠型芯片封装结构的剖视图。现有习知的堆叠型芯片封装结构10包括一封装基板12与多个芯片封装体200a、200b，其中这些芯片封装体200a、200b堆叠于封装基板12上，并与封装基板12电性连接。每一芯片封装体200a、200b包括一封装基板210、一芯片220、多个凸块230、一底胶240与多个焊球250。芯片220与这些凸块230配置于封装基板210上，而这些凸块230配置于芯片220与封装基板210之间，且芯片220经由这些凸块电性连接至封装基板210。底胶240配置于芯片220与封装基板210之间，以包覆这些凸块230。
封装基板210具有多个导电柱212与多个焊球垫214，其中这些导电柱212分别贯穿封装基板210，且这些焊球垫214分别配置于这些导电柱212上。此外，这些焊球250配置于这些焊球垫214上。值得注意的是，芯片封装体200a与200b经由焊球250彼此电性连接，而芯片封装体200b经由焊球250电性连接至封装基板12。
相较于习知的堆叠型芯片封装结构100，此种习知的堆叠型芯片封装结构10虽然制程复杂度较低，但此种习知的堆叠型芯片封装结构10的厚度却是大于习知的堆叠型芯片封装结构100的厚度。
发明内容
有鉴于此，本发明的目的就是在提供一种芯片封装体，其整体的厚度较薄。
此外，本发明的再一目的就是提供一种堆叠型芯片封装结构，其具有较高的封装积集度。
另外，本发明的又一目的就是提供一种芯片封装体的制造方法，以提高封装积集度。
基于上述目的或其他目的，本发明提出一种芯片封装体，其包括一可挠性电路板、一第一芯片与一第二芯片，其中可挠性电路板是折弯以形成一容置空间。第一芯片与第二芯片分别配置于可挠性电路板上，并分别与可挠性电路板电性连接。此外，第一芯片与第二芯片位于容置空间内，且第一芯片位于第二芯片上方。
依照本发明实施例，芯片封装体更可以包括一粘着层，其配置于第一芯片与第二芯片之间，以固定第一芯片与第二芯片之间的相对位置。
依照本发明实施例，可挠性电路板可以包括一可挠性基材与一图案化线路层，其中图案化线路层配置于可挠性基材上。第一芯片与第二芯片分别配置于图案化线路层上，并与图案化线路层电性连接。
依照本发明实施例，此外，芯片封装体更可以包括多个外部连接端子，且可挠性基材可以具有多个贯孔，其中这些贯孔暴露出部分图案化线路层，而这些外部连接端子分别配置于这些贯孔内，且每一外部连接端子分别经由图案化线路层电性连接至第一芯片及/或第二芯片。
依照本发明实施例，芯片封装体更可以包括多个第一凸块与多个第二凸块，其中这些第一凸块配置于第一芯片与可挠性电路板之间，且第一芯片经由这些第一凸块电性连接至可挠性电路板。此外，第二凸块配置于第二芯片与可挠性电路板之间，且第二芯片经由这些第二凸块电性连接至可挠性电路板。
依照本发明实施例，芯片封装体更可以包括多条第一导线与多条第二导线，其中第一芯片经由这些第一导线电性连接至可挠性电路板。此外，第二芯片经由这些第二导线电性连接至可挠性电路板。
基于上述目的或其他目的，本发明提出一种堆叠型芯片封装结构，其包括多个芯片封装体彼此电性连接。每一芯片封装体包括一可挠性电路板、一第一芯片、一第二芯片与多个外部连接端子，其中可挠性电路板折弯以形成一容置空间。此外，可挠性电路板包括一可挠性基材与配置于可挠性基材上的一图案化线路层，其中可挠性基材具有多个贯孔，其暴露出部分图案化线路层。第一芯片与第二芯片分别配置于图案化线路层上，并分别与图案化线路层电性连接。此外，第一芯片与第二芯片位于容置空间内，且第一芯片位于第二芯片上方。这些外部连接端子分别配置于这些贯孔内，而每一外部连接端子经由图案化线路层电性连接至第一芯片及/或第二芯片，且每一芯片封装体经由对应的外部连接端子电性连接至另一芯片封装体。
依照本发明实施例，堆叠型芯片封装结构更可以包括一共同承载器，而这些芯片封装体堆叠于共同承载器上，并与共同承载器电性连接。此外，共同承载器可以是电路板或导线架。
基于上述目的或其他目的，本发明提出一种芯片封装体的制造方法，其包括下列步骤。首先，提供一第一芯片、一第二芯片与一可挠性电路板，其中可挠性电路板包括一可挠性基材与配置于可挠性基材上的一图案化线路层，且在可挠性基材内已形成多个贯孔，其暴露出部分图案化线路层。然后，将第一芯片与第二芯片配置于可挠性电路板上，以使第一芯片与第二芯片分别电性连接至图案化线路层。接着，将可挠性电路板弯折，以形成一容置空间，其中第一芯片与第二芯片位于容置空间内，且第一芯片位于第二芯片上方。
基于上述，本发明所形成的堆叠型芯片封装结构或是芯片封装体的厚度具有较高的封装积集度。
为让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附图式，作详细说明如下。
图1是习知堆叠型芯片封装结构的剖视图。
图2是另一习知堆叠型芯片封装结构的剖视图。
图3A至图3C是依照本发明第一实施例的堆叠型芯片封装结构的制造流程剖视图。
图4A至图4B是依照本发明第二实施例的堆叠型芯片封装结构的制造流程剖视图。
10、100习知的堆叠型芯片封装结构12、110、210封装基板20、30堆叠型芯片封装结构22a、214焊球垫24、250、360焊球120a、120b、220、320a、320b、410a、410b芯片130间隔物140、420a、420b导线150、430a、430b封装胶体200a、200b、300a、300b、300c芯片封装体400a、400b、400c芯片封装212导电柱230、330a、330b凸块240、340a、340b底胶310可挠性电路板310a容置空间312可挠性基材312a贯孔314图案化线路层350、440粘着层450外部连接端子具体实施方式
第一实施例图3A至图3C是依照本发明第一实施例的堆叠型芯片封装结构的制造流程剖视图。请参阅图3A所示，本实施例的堆叠型芯片封装结构的制造方法包括下列步骤。首先，提供一可挠性电路板310，而可挠性电路板310包括一可挠性基材312与配置于可挠性基材312上的一图案化线路层314。本实施例中，可挠性基材312的材质可以是聚酰亚胺(polyimide)或是其他可挠性塑胶材料。
然后，在可挠性基材312内形成多个贯孔312a，且这些贯孔312a暴露出部分图案化线路层314。此外，形成这些贯孔312a的方法可以是蚀刻制程或是其他能够形成贯孔的制程。接着，提供芯片320a与320b，并将芯片320a与320b配置于可挠性电路板310上，以使得芯片320a与320b分别电性连接至图案化线路层314。其中，芯片320a与320b可以分别以覆晶接合技术电性连接至图案化线路层314。
就本实施例而言，凸块330a可以是形成于图案化线路层314上或是在芯片320a上，然后再经过回焊(reflow)以使得芯片320a能够藉由凸块330a电性连接至图案化线路层314电性连接。同样地，凸块330b也可以是形成于图案化线路层314上或是在芯片320b上，然后再经过回焊以使得芯片320b能够藉由凸块330b电性连接至图案化线路层314电性连接。接着，本实施例也可以在芯片320a与可挠性电路板310之间形成一底胶340a，以包覆这些凸块330a。同样地，本实施例也可以在芯片320b与可挠性电路板310之间形成一底胶340b，以包覆这些凸块330b。
请参阅图3B所示，将可挠性电路板310弯折以形成一容置空间310a，此时，芯片320a与320b是位于容置空间310a内，且芯片320a位于芯片320b上方。此外，在折弯此可挠性电路板310之前，也可以在芯片320a或320b上形成一粘着层350，以固定芯片320a与320b之间的相对位置。
然后，在部分贯孔312a内形成多个焊球360，以作为外部连接端子之用，且每一焊球360分别经由图案化线路层314电性连接至芯片320a及/或芯片320b。此外，这些焊球360可以是无铅焊球或是锡铅焊球。然而，也可以是将无铅焊料、锡铅焊料、其他类型的焊料或其他导电材质填入部分贯孔312a内，以形成外部连接端子(如图4A所示)。至此，大致完成芯片封装体300a的制作。
请参阅图3C所示，重复上述的步骤，以制造出芯片封装体300b与300c。然后，提供一共用承载器22，而共用承载器22具有多个焊球垫22a。在本实施例中，共用承载器22可以是电路板或是其他的类型的承载器。然后，将芯片封装体300a、300b与300c堆叠于共用承载器22上。接着，对于上述结构进行回焊制程(reflow process)，以使得这些芯片封装体300a、300b与300c彼此电性，并使得芯片封装体300c与共用承载器22连接。值得注意的是，在没有使用共用承载器22的情况下，芯片封装体300a、300b与300c也可以先结为一体而直接配置于一电路板上或一电子装置上。
在本实施例中，各个芯片封装体300a、300b与300c的芯片320a与320b均是采用覆晶接合技术电性连接至可挠性电路板310。然而，各个芯片封装体300a、300b与300c中的芯片320a与320b也可以采用打线接合技术或是其他芯片封装技术而电性连接至可挠性电路板310。
然后，在共用承载器22的焊球垫22a上形成多个焊球24，以完成堆叠型芯片封装结构20的制作。此堆叠型芯片封装结构20便可以藉由焊球24配置于一电路板上。值得一提的是，本实施例并不限制堆叠型芯片封装结构20内的芯片封装体的数量。
由于每一个芯片封装体300a、300b与300c的厚度可以变薄，因此堆叠型芯片封装结构20的整体厚度也随着变薄。此外，本实施例的堆叠型芯片封装结构20所使用的制程技术较为成熟。另外，由于每一个芯片封装体300a、300b与300c均是单独制造而成，因此不良品的芯片封装体不会使用至堆叠型芯片封装结构20内，以提高堆叠型芯片封装结构20的良率。
第二实施例图4A至图4B绘示依照本发明第二实施例的堆叠型芯片封装结构的制造流程剖视图。请参考图4A，本实施例与上述实施例相似，二者主要不同之处在于将芯片410a与420b分别配置于可挠性电路板310上，然后形成多条导线420a与420b。芯片410a藉由导线420a电性连接至图案化线路层314，而芯片410b藉由导线420b电性连接至图案化线路层314。接着，在可挠性电路板310上分别形成封装胶体430a与430b，其中封装胶体430a包覆芯片410a与导线420a。此外，封装胶体430b包覆芯片410b与导线420a。
然后，弯折可挠性电路板310，以形成一容置空间310a，其中芯片410a与410b位于容置空间310a内，且芯片410a位于芯片410b上方。此外，在折弯此可挠性电路板310之前，也可以在封装胶体430a或430b上形成一粘着层440，以固定芯片410a与410b之间的相对位置。至此，初步完成芯片封装体400a的制作。
接着，将无铅焊料、锡铅焊料、其他类型的焊料或是其他导电材料填入部分这些贯孔312a内，以形成多个外部连接端子450。然而，上述实施例中的焊球360也可以取代本实施例的外部连接端子450。
请参阅图4B所示，重复上述步骤，以形成芯片封装体400b与400c。然后，将这些芯片封装体400a、400b与400c堆叠于共同承载器22上，且这些芯片封装体400a、400b与400c藉由外部连接端子440彼此电性连接。此外，芯片封装体400c藉由外部连接端子440电性连接至共同承载器22。同样地，此堆叠型芯片封装结构30也可以藉由焊料(solder)或预焊料(pre-solder)配置于一电路板(未绘示)上。另外，如同上述实施例，在没有使用共用承载器22的情况下，芯片封装体400a、400b与400c也可以先结为一体而直接配置于一电路板上或一电子装置上。
值得一提的是，各个芯片封装体400a、400b与400c的芯片410a与410b均采用打线接合技术电性连接至可挠性电路板310。然而，上述各实施例的各个芯片也可以分别以覆晶接合技术、打线接合技术或其他芯片封装技术而电性连接至可挠性电路板310。此外，本实施例并不限制堆叠型芯片封装结构30内的芯片封装体的数量。
综上所述，本发明至少具有下列优点1、本发明的堆叠型芯片封装结构或是芯片封装体的厚度较薄。
2、本发明的堆叠型芯片封装结构或是芯片封装体能应用于覆晶接合制程或是打线接合制程。
3、本发明所使用的制程技术较为成熟，因此本发明的制造方法具有较佳的制程良率。
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何熟习此技艺者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视后附的申请专利范围所界定者为准。
权利要求
1.一种芯片封装体，其特征在于其包括一可挠性电路板，是折弯以形成一容置空间；一第一芯片，配置于该可挠性电路板上，并与该可挠性电路板电性连接；以及一第二芯片，配置于该可挠性电路板上，并与该可挠性电路板电性连接，其中该第一芯片与该第二芯片位于该容置空间内，且该第一芯片位于该第二芯片上方。
2.根据权利要求1所述的芯片封装体，其特征在于其更包括一粘着层，配置于该第一芯片与该第二芯片之间，以固定该第一芯片与该第二芯片之间的相对位置。
3.根据权利要求1所述的芯片封装体，其特征在于其中所述的可挠性电路板包括一可挠性基材；以及一图案化线路层，配置于该可挠性基材上，其中该第一芯片与该第二芯片分别配置于该图案化线路层上，并与该图案化线路层电性连接。
4.根据权利要求3所述的芯片封装体，其特征在于其更包括多个外部连接端子，且该可挠性基材具有多个贯孔，其中该些贯孔暴露出部分该图案化线路层，而该些外部连接端子，分别配置于部分该些贯孔内，且每一该些外部连接端子分别经由该图案化线路层电性连接至该第一芯片及/或该第二芯片。
5.根据权利要求1所述的芯片封装体，其特征在于其更包括多个第一凸块与多个第二凸块，其中该些第一凸块配置于该第一芯片与该可挠性电路板之间，且该第一芯片经由该些第一凸块电性连接至该可挠性电路板，而该些第二凸块配置于该第二芯片与该可挠性电路板之间，且该第二芯片经由该些第二凸块电性连接至该可挠性电路板。
6.根据权利要求1所述的芯片封装体，其特征在于其更包括多条第一导线与多条第二导线，其中该第一芯片经由该些第一导线电性连接至该可挠性电路板，而该第二芯片经由该些第二导线电性连接至该可挠性电路板。
7.一种堆叠型芯片封装结构，其特征在于其包括多个芯片封装体，彼此电性连接，且每一该些芯片封装体包括一可挠性电路板，是折弯以形成一容置空间，且该可挠性电路板包括一可挠性基材与配置于该可挠性基材上的一图案化线路层，其中该可挠性基材具有多数个贯孔，暴露出部分该图案化线路层；一第一芯片，配置于该图案化线路层上，并与该图案化线路层电性连接；以及一第二芯片，配置于该图案化线路层上，并与该图案化线路层电性连接，其中该第一芯片与该第二芯片位于该容置空间内，且该第一芯片位于该第二芯片上方；以及多个外部连接端子，分别配置于部分该些贯孔内，而每一该些外部连接端子经由该图案化线路层电性连接至该第一芯片及/或该第二芯片，且每一该些芯片封装体经由对应的该些外部连接端子电性连接至另一该些芯片封装体。
8.根据权利要求7所述的堆叠型芯片封装结构，其特征在于其更包括一共同承载器，而该些芯片封装体堆叠于该共同承载器上，并与该共同承载器电性连接。
9.根据权利要求8所述的堆叠型芯片封装结构，其特征在于其中所述的共同承载器包括电路板或导线架。
10.一种芯片封装体的制造方法，其特征在于其包括以下步骤提供一第一芯片、一第二芯片与一可挠性电路板，其中该可挠性电路板包括一可挠性基材与配置于该可挠性基材上的一图案化线路层，而在该可挠性基材内已形成有多个贯孔，以暴露出部分该图案化线路层；将该第一芯片与该第二芯片配置于该可挠性电路板上，以使该第一芯片与该第二芯片分别电性连接至该图案化线路层；以及将该可挠性电路板弯折，以形成一容置空间，其中该第一芯片与该第二芯片位于该容置空间内，且该第一芯片位于该第二芯片上方。
全文摘要
一种芯片封装体，其包括一可挠性电路板、一第一芯片与一第二芯片，其中可挠性电路板是折弯以形成一容置空间。第一芯片与第二芯片分别配置于可挠性电路板上，并分别与可挠性电路板电性连接。此外，第一芯片与第二芯片位于容置空间内，且第一芯片位于第二芯片上方。基于上述，本发明的芯片封装体的厚度能够变薄。此外，本发明亦提出一种堆叠型芯片封装结构与芯片封装体的制造方法。
文档编号H01L21/60GK1929129SQ20051010250
公开日2007年3月14日 申请日期2005年9月8日 优先权日2005年9月8日
发明者吴政庭, 邱士峰, 周世文, 潘玉堂 申请人:南茂科技股份有限公司, 百慕达南茂科技股份有限公司