专利名称：半导体集成电路和半导体器件的制作方法
技术领域：
本发明涉及作为高击穿电压元件的LD(横向双扩散)MOS的结构。
背景技术：
专利文献1(日本未审查的专利公开No.2000-22142，图1)公开了P沟道LDMOS晶体管的结构。在此结构中，对于N型半导体衬底，N沟道阱区和漏极区域形成在该半导体衬底上的P型阱区中；源极区域形成在N沟道阱中，栅极电极整体形成在覆盖N沟道阱区的绝缘膜上。对于P型半导体衬底，P型阱区形成在该半导体衬底上的N型阱区中，并且漏极区域形成在那里；源极区域形成在N型阱区中，栅极电极隔着绝缘膜整体形成在N型阱区上。
专利文献2(日本未审查的专利公开No.2001-308321，图7)和专利文献3(日本未审查的专利公开No.2001-176173，图8)公开了N沟道LDMOS晶体管的结构。在此结构中，P型低浓度杂质区域和N型低浓度杂质区域形成在P型半导体衬底上的N型阱区中；漏极区域形成在N型低浓度杂质区域中；源极区域形成在P型低浓度杂质区域中；栅极电极隔着绝缘膜形成在P型杂质区域上。
发明内容
发明人仔细观察了LDMOS晶体管中半导体衬底的寄生电容。发明人构思的LDMOS晶体管包括形成在P型半导体衬底中的N型第一阱区；形成在第一阱区中的P型第二阱区；形成在第二阱区中的漏极区域；形成在第一阱区中的源极区域；隔着栅极绝缘膜形成在漏极区域与源极区域之间的第一阱区上的栅极电极；以及形成在栅极电极与漏极区域之间的绝缘层，例如LOCOS膜。在此LDMOS晶体管中，因为漏极与源极通过第二阱区分开，所以在漏极与源极之间确保了相当大的击穿电压，并且因为栅极与漏极通过例如LOCOS膜的绝缘层分开，所以在漏极与栅极之间确保了相当大的击穿电压。此处，在LDCOS晶体管的漏极与源极之间存在由第一阱区与第二阱区的结产生的寄生电容；在漏极与衬底间存在串联的由半导体衬底与第一阱区的结产生的寄生电容，以及由第一阱区与第二阱区的结产生的寄生电容；在源极与衬底间存在由半导体衬底与第一阱区的结产生的寄生电容。随着LDMOS晶体管的源极(漏极)电压改变，半导体衬底的寄生电容成为有害的延迟部件。发明人已经发现，当上述LDMOS晶体管作为箝位MOS晶体管串联连接在输入MOS晶体管与负载MOS晶体管之间，并且电平移位电路被配置为在输入MOS晶体管开启或关闭时其中的箝位MOS晶体管的源极用作输出，源极的寄生电容看起来大于上述串联的寄生电容，这是由于LDMOS晶体管器件结构，由此在LDMOS晶体管源极电压对输入晶体管的开/关操作的跟随响应中出现的延迟，所以电平移位操作不能被加速。特别地，发明人已经发现，当防止电流流过开关式调节器的推挽输出晶体管时，在开关变换期间控制推挽操作，以便产生期间两个晶体管都关闭的空载时间，如果上述电平移位电路用于推挽操作控制，则在LDMOS晶体管源极电压的跟随响应中出现的延迟可能增加空载时间。已经证明这样的空载时间增加将增加由推挽晶体管主体二极管引起的电流的内部损耗，理论上这样的内部损耗将比推挽晶体管导通电阻引起的损耗大几十倍。在上述关于LDMOS晶体管的专利文献中没有看到这样的观测或想法。
本发明的一个目的是提供一种半导体集成电路，包括能够加快对源极/漏极电极电压变化的跟随响应的LDMOS晶体管。
本发明的另一个目的是提供一种半导体器件，其能够缩短开关式调节器的推挽输出晶体管的空载时间。
本发明的另一个目的是提供一种电子电路，其中由开关式调节器引起的功耗是很小的。
从下面说明书和附图的详细说明中将更清楚的体现本发明的上述和其它目的以及新颖的特点。
下面将简要概括说明本发明的典型方面。
按照本发明的一个方面，半导体集成电路具有形成在第一导电类型的半导体衬底上的LDMOS晶体管。LDMOS晶体管包括形成在第一导电类型的半导体衬底中的第二导电类型的第一阱区；形成在第一阱区中的第一导电类型的第二阱区；形成在第二阱区中的第二导电类型的第三阱区；形成在第二阱区中的漏极区域；形成在第三阱区中的源极区域；隔着栅极绝缘膜形成在漏极区域与源极区域之间的第三阱区上方的栅极电极；以及形成在栅极电极与漏极区域之间的绝缘层。
在LDMOS晶体管中，因为漏极与源极通过第二和第三阱区分开，所以在漏极与源极之间确保了相当大的击穿电压，并且因为栅极与漏极通过例如LOCOS膜的绝缘层分开，所以在漏极与栅极之间确保了相当大的击穿电压。此处，在LDCOS晶体管的漏极与源极之间存在由第一阱区与第二阱区的结产生的寄生电容；在漏极与衬底间存在串联的由半导体衬底与第一阱区的结产生的寄生电容、以及由第一阱区与第二阱区的结产生的寄生电容；在源极与衬底间存在串联的由半导体衬底与第一阱区的结产生的寄生电容、由第一阱区与第二阱区的结产生的寄生电容、和第二阱区与第三阱区的结产生的寄生电容。随着LDMOS晶体管的源极(漏极)电压改变，半导体衬底的寄生电容成为有害的延迟部件；但是，因为该器件结构，所以如上所述分别被处理为串联寄生电容的源极的寄生电容以及漏极的寄生电容看起来相当小，因此在对源极/漏极电极电压变化的跟随响应中的延迟相当小，即在作为对源极(漏极)电极电压变化的跟随响应的漏极(源极)电压变化的延迟相当小。这加快了对LDMOS晶体管中源极/漏极电极电压变化的跟随响应。
在本发明的优选实施例中，第一导电类型是指P型，第二导电类型是指N型，LDMOS晶体管是P沟道类型的晶体管。
在本发明的另一个优选实施例中，半导体集成电路具有使用P沟道LDMOS晶体管的电平移位电路，电平移位电路包括一对N沟道差分输入MOS晶体管；一对分别与差分输入MOS晶体管的漏极耦合的P沟道箝位MOS晶体管；以及一对分别与箝位MOS晶体管的源极耦合的P沟道负载MOS晶体管。此处，P沟道箝位MOS晶体管是LDMOS晶体管。该对负载MOS晶体管交叉耦合，其中一个晶体管的栅极电极与另一个晶体管的漏极电极耦合，所述另一个晶体管的栅极电极与所述一个晶体管的漏极电极耦合。响应施加在该对差分输入MOS晶体管的差分输入，从该对箝位MOS晶体管的源极电极输出相对于差分输入的幅度被电平移位的信号。
按照本发明的另一方面，半导体器件构成降压开关式调节器，其具有第一功率MOS晶体管和第二功率MOS晶体管，两者被设计用于推挽操作；驱动器IC，产生开关控制信号以便驱动用于推挽操作的第一功率MOS晶体管和第二功率MOS晶体管。驱动器IC包括第一逻辑电路、电平移位电路和第二逻辑电路，其中第一逻辑电路接收具有由第一工作电源电压所确定的幅度的时钟信号，产生用于第一功率MOS晶体管的开关控制信号，并在第一工作电源电压工作；电平移位电路将时钟信号的幅度移位到其电平高于第一工作电源电压的第二工作电源电压；第二逻辑电路接收来自电平移位电路的输出，产生用于第二功率MOS晶体管的开关控制信号，并在第二工作电源电压工作。在第二功率MOS晶体管关闭之后，第一逻辑电路开启第一功率MOS晶体管；在第一功率MOS晶体管关闭之后，第二逻辑电路开启第二功率MOS晶体管。电平移位电路包括一对N沟道差分输入MOS晶体管；一对分别与差分输入MOS晶体管的漏极耦合的P沟道箝位MOS晶体管；以及一对分别与箝位MOS晶体管的源极耦合的P沟道负载MOS晶体管。该对负载MOS晶体管交叉耦合，其中一个晶体管的栅极电极与另一个晶体管的漏极电极耦合，所述另一个晶体管的栅极电极与所述一个晶体管的漏极电极耦合。时钟信号的反相信号和非反相信号被输入到该对差分输入MOS晶体管，并响应此输入，从该对箝位MOS晶体管的源极电极输出相对于该差分输入的幅度电平移位的信号。P沟道箝位MOS晶体管是LDMOS晶体管。LDMOS晶体管包括形成在P型半导体衬底中的N型第一阱区；形成在第一阱区中的P型第二阱区；形成在第二阱区中的N型第三阱区；形成在第二阱区中的漏极区域；形成在第三阱区中的源极区域；隔着栅极绝缘膜形成在漏极区域与源极区域之间的第三阱区上方的栅极电极；以及形成在栅极电极与漏极区域之间的绝缘层。
如上所述，作为P沟道箝位MOS晶体管的LDMOS晶体管加快了对源极/漏极电极电压变化的跟随响应。为了防止在开关式调节器的推挽输出晶体管中流过电流，第一逻辑电路和第二逻辑电路以如下方式控制推挽操作，以便在开关转变期间产生空载时间，在空载时间期间内两个晶体管都关闭。对LDMOS晶体管的源极/漏极电极电压改变的快速跟随响应抑制了空载时间中无效部分的增加。空载时间的增加将增加推挽晶体管的主体二极管的导通(通过)时间，由此增加内部损耗，并且理论上这样的内部损耗应当比推挽晶体管的导通电阻所导致的损耗大几十倍。因此，上述缩短了开关式调节器的推挽输出晶体管的空载时间的装置在降低由开关式调节器导致的功耗方面是有用的。
在本发明的优选实施例中，输入MOS晶体管包括形成在P型半导体衬底中的N型第四阱区；形成在第四阱区中的P型第五阱区；形成在第四阱区中的漏极区域；形成在第五阱区中的源极区域；隔着栅极绝缘膜形成在漏极区域与源极区域之间的第五阱区上方的栅极电极；以及形成在栅极电极与漏极区域之间的绝缘层。
对于在封装衬底上具有微处理器以及为微处理器提供电力的电源电路的电子电路，每个都包括上述开关式调节器的多个半导体器件可以用于电源电路。
下面将简要概述本发明所带来的主要有益效果。
能够实现一种LDMOS晶体管，其加快了对源极/漏极电极电压变化的跟随响应。
使用这样的LDMOS晶体管能够抑制开关式调节器推挽输出晶体管的空载时间中的无用增加。
降低了由这样的开关式调节器所导致的功耗。
将参照附图更加具体地说明本发明，其中图1是纵向剖面图，显示了P沟道LDMOS晶体管的器件结构；图2是图1的LDMOS晶体管的等效电路图；图3是纵向剖面图，显示了发明人以前构思的LDMOS晶体管的器件结构；图4是图3的LDMOS晶体管的等效电路图；图5显示了使用图1的LDMOS晶体管的电平移位电路的电路图；图6显示了使用图3的比较示例的LDMOS晶体管用于箝位MOS晶体管的电平移位电路的电路图；图7是与输入脉冲PWM IN的变化相关的输出节点N1的模拟波形的波形图；图8是与输入脉冲PWM IN的变化相关的输出节点N2的模拟波形的波形图；图9是使用图5的电平移位电路的降压(stepdown)开关式调节器的电路图；图10显示了在功率MOS晶体管IC的推挽操作中的空载时间；图11是作为对比示例的具有增加的空载时间的信号波形的波形图；图12显示了空载时间与功耗之间典型的相互关系；图13以组装的形式示意性显示了图9的降压开关式调节器；图14是使用开关式调节器的电子电路的示意性方块图；图15是连接在封装衬底上的电路中的开关式调节器的电路图；
图16是纵向剖面图，显示了P沟道和N沟道LDMOS晶体管的部分片段。
具体实施例方式
图1显示了P沟道LDMOS晶体管的器件结构。此处显示了形成在P型(第一导电类型)半导体衬底(PSUB)2上的LDMOS晶体管。LDMOS晶体管1包括第一阱区(NWEL)3，作为形成在P型半导体衬底2中的N型(第二导电类型)低浓度区域；第二阱区(PWEL)4，作为形成在第一阱区3中的P型低浓度区域；以及第三阱区5，作为形成在第二阱区4中的N型低浓度区域。区域3、4、5彼此是同心的，尽管没有如此限制。形成圆形漏极区域(DR)6，作为第二阱区4中的P型高浓度区域。形成背栅极区域(BG)7，作为第三阱区5中心处的N型高浓度区域，以围绕背栅极区域7的方式形成源极区域(SC)8，作为第三阱区5中的P型高浓度区域。LDD区域(LDD)9作为P型低浓度区域添加到源极区域8的外部边界。隔着栅极绝缘膜在漏极区域6与源极区域8之间的第三阱区上形成栅极电极(GT)10。在栅极电极10与漏极区域6之间具有例如LOCOS膜的绝缘层(LCS)11。12表示LOCOS膜。13表示N型高浓度区域。Td表示漏极接线端；Tg表示栅极接线端；Ts表示源极接线端；Ti表示阱接线端。
在LDMOS晶体管1中，因为漏极区域6与源极区域8通过第二阱区4和第三阱区5分开，所以在漏极与源极之间确保了相当大的击穿电压，因为栅极电极10与漏极区域6通过例如LOCOS膜的绝缘层11分开，所以在漏极与栅极之间确保了相当大的击穿电压。此处，在LDMOS晶体管1的漏极与源极间存在由第二阱区4与第三阱区5的结产生的寄生电容C1；在漏极与衬底间存在串联的由半导体衬底2与第一阱区3的结产生的寄生电容C3，以及由第一阱区3与第二阱区4的结产生的寄生电容C2；在源极与衬底间存在串联的由半导体衬底2与第一阱区3的结产生的寄生电容C3，由第一阱区3与第二阱区4的结产生的寄生电容C2，以及由第二阱区4与第三阱区5的结产生的寄生电容C1。图2显示了相关的等效电路图。随着LDMOS晶体管1的源极(漏极)电压的改变，寄生电容C1、C2、C3成为了有害的延迟部件；但是因为该器件结构，半导体衬底与源极区域之间的寄生电容是串联的寄生电容是C2和C3，两个电容看起来都相当小，所以在对源极/漏极电压变化的跟随响应中的延迟是相当小的。这加快了对源极/漏极电压变化的跟随响应。此处的跟随响应是指响应源极电压电平变化的漏极电压变化，以及响应漏极电压电平变化的源极电压变化。
图3显示了发明人以前构思的LDMOS晶体管的器件结构。与图1的差别在于第三阱区5A没有被第一阱区3中的第二阱区4A所围绕。第三阱区5A与第一阱区3接触。如此构成的LDMOS晶体管1A的漏极与源极之间存在由第二阱区4A与第三阱区5A的结产生的寄生电容C1；在漏极与衬底间存在串联的由半导体衬底2与第一阱区3的结产生的寄生电容C3，和由第一阱区3与第二阱区4A的结产生的寄生电容C2；在源极与衬底间存在由半导体衬底2与第一阱区3的结产生的寄生电容C3。图4显示了相关的等效电路图。与图2的等效电路图的差别为在按照比较示例的图4的等效电路中存在通路PS。从图4的等效电路明显可见，寄生电容C3直接与源极区域8连接，对于源极区域8来说寄生电容C3看起来相当大。因此，在对LDMOS晶体管1A的源极接线端Ts的电压变化的跟随响应中存在相当大的延迟。
接下来将说明图1的LDMOS晶体管1的制造方法。首先，例如使用形成在P型半导体衬底2上的抗蚀剂膜(未显示)作为掩模，将N型杂质离子注入到衬底2的预定区域中，并扩散该杂质以便形成N型阱区3。在此工艺中，例如在8.0×1012/cm2速率以大约120KeV的加速电压将磷离子作为N型杂质注入，在大约1200℃热扩散磷离子六个小时。
使用形成在衬底2上的第一抗蚀剂膜作为掩模注入N型杂质(例如，磷离子)，之后去除第一抗蚀剂膜，使用第二抗蚀剂膜(未显示)作为掩模注入P型杂质(例如，硼离子)，并扩散硼离子以在N型阱区3中形成P型阱区4并在该P型阱区中形成N型阱区5。在此工艺中，例如在1.6×1013/cm2速率以大约120KeV的加速电压注入磷离子之后，在大约1050℃热扩散磷离子两个小时。此外，例如在2.0×1013/cm2速率以大约80KeV的加速电压注入硼离子之后，在大约1050℃热扩散硼离子两个小时。
接下来，在衬底1上形成栅极绝缘膜和元件隔离膜11和12。然后形成膜厚度大约为400nm的栅极电极。虽然没有如此的限制，栅极电极9由多晶硅膜构成，多晶硅膜通过使用POCL3作为热扩散源来掺杂磷离子而具有导电性。此外，电极可以是在多晶硅膜上堆叠有钨的钨硅化物(WSix)膜等的多晶硅-金属硅化物(polycide)电极。此外，使用具有开口的抗蚀剂膜作为掩模在N型区域9中形成的源极形成区域内以及P型区域4中形成的漏极形成区域内掺杂P型杂质，以便形成P型(p+)区域6和8作为漏极和源极区域。为了从区域5和3去除电子而注入硼离子；结果形成N型高浓度区域7和13。
图5显示了使用与图1所示类型相同的LDMOS晶体管的电平移位电路(LSFTU)20。M1和M2表示N沟道LDMOS晶体管，M5和M6表示P沟道LDMOS晶体管。它们具有与图1的LDMOS晶体管1相同的器件结构。LDMOS晶体管M1、M2、M5、M6具有20V的所谓的击穿电压。M3、M4和M10至M17是具有5V的击穿电压的MOS晶体管。关于MOS晶体管符号，具有指示源极至栅极方向的箭头的晶体管代表P沟道MOS晶体管，具有指示栅极至源极方向的箭头的晶体管代表N沟道MOS晶体管。
输出电路24包括一对N沟道差分输入MOS晶体管M1、M2；一对分别与差分输入MOS晶体管M1、M2的漏极连接的P沟道箝位MOS晶体管M5、M6；以及一对分别与箝位MOS晶体管M5、M6的源极相连的P沟道负载MOS晶体管M3、M4。该对负载MOS晶体管M3、M4交叉耦合，其中一个晶体管的栅极电极与另一个晶体管的漏极电极耦合，所述另一个晶体管的栅极电极与所述一个晶体管的漏极电极连接。21表示12V电源，22和23表示5V电源。MOS晶体管M14至M17构成了偏置电路25。当PWM信号被偏置(例如，PWM_IN＝0V)时，M1的栅极导通。此时，M3的栅极关闭，没有电流流过N1。因为此原因，M5不能作为晶体管工作，不能通过其源极输出箝位电压(7V)。为了激活M5，必须提供微小的漏极电流。正是箝位电路产生了此微小电流。M14和M15产生微小电流，当N1等于M14的源极电压时，通过M16提供M14和M15产生的微小电流，以保持箝位电路起作用。PWM_IN是脉宽调制的脉冲信号，幅度为5V。脉冲信号PWM_IN通过CMOS反相器(由M10和M11构成)被反相，并被发送至一个输入MOS晶体管M1的栅极。由M10和M11构成的CMOS反相器的输出通过由M12和M13构成的CMOS反相器而被反相，并被发送至另一个输入MOS晶体管M2的栅极。响应施加在该对差分输入MOS晶体管M1和M2的差分输入，输出电路24从节点N1和N2输出幅度为7至12V的信号，其相对差分输入的5V幅度被电平移位。此处，当输入晶体管M1、M2开启/关闭时，MOS晶体管M5(M6)的源极与漏极之间的寄生电容C1工作，以便通过与C1容性耦合快速地将M5(M6)的漏极(源极)中的电荷传送到源极(漏极)。此时，由于图4的等效电路中所示的相当大的寄生电容C3没有直接连接在半导体衬底与源极之间，所以在MOS晶体管M5(M6)的源极/漏极跟随响应中没有出现有害的大的延迟。
图6显示了使用图3的比较示例的LDMOS晶体管1A用于箝位MOS晶体管M5、M6的电平移位电路。此处，从M5(M6)的源极可看到相当大的寄生电容C3。
图7显示了与输入脉冲PWM_IN的变化相关的输出节点N1的模拟波形，图8显示了与输入脉冲PWM_IN的变化相关的输出节点N2的模拟波形。N1a和N2a涉及图5的情况，其中使用LDMOS晶体管1，并且实际上没有从源极看到的衬底电容(SUB电容)。N1b和N2b涉及图6的情况，其中使用LDMOS晶体管1A，并且从源极看到的衬底电容(SUB电容)例如为200fF。按照模拟结果，如图7所示，从N1a超过阈值电压(9.45V，7至12V之间的中心电压)的时刻直到N1b超过阈值电压(9.45V，7至12V之间的中心电压)的时刻为止具有2.1纳秒的延迟。如图8所示，从N2a超过阈值电压(9.45V，7至12V之间的中心电压)的时刻直到N2b超过阈值电压(9.45V，7至12V之间的中心电压)的时刻为止具有2.5纳秒的延迟。
图9显示了使用上述的电平移位电路(LSFTU)20的降压开关式调节器。开关式调节器30是封装件，其中包括N沟道第一功率MOS晶体管31和N沟道第二功率MOS晶体管32，两者被设计用于推挽操作；驱动器IC 33，产生开关控制信号GL和GH以便驱动用于推挽操作的第一功率MOS晶体管31和第二功率MOS晶体管32。
驱动器IC 33具有第一逻辑电路34，电平移位电路35和第二逻辑电路36。第一逻辑电路34接收具有由第一工作电源电压(0至5V)所确定的幅度的脉冲信号PWM_IN，产生用于第一功率MOS晶体管31的开关控制信号GL，并在第一工作电源电压(0至5V)工作。电平移位电路35将脉冲信号PWM_IN的幅度移位到第二工作电源电压(7至12V)，其电平高于第一工作电源电压。第二逻辑电路36接收来自电平移位电路35的输出，产生用于第二功率MOS晶体管32的开关控制信号GH，并在第二工作电源电压(7至12V)工作。脉冲信号PWM_IN由脉宽调制电路(PWMC)37输出。
第一逻辑电路34由反相器34A、与门34B、与门34C、串联到与门34C的偶数步反相器34F、以及电平移位电路(LSFTU)34E构成，其中电平移位电路(LSFTU)34E将信号GL移位到第二工作电源电压(7至12V)，其电平高于第一工作电源电压(0至5V)。第二逻辑电路36由与门36A、串联到与门36A的偶数步反相器36B、以及电平移位电路(LSFTU)36C构成，其中电平移位电路(LSFTU)36C将来自与门36A的输出移位到第一工作电源电压(0至5V)，其电平低于第二工作电源电压(7至12V)。电平移位电路35和34E与图5的电平移位电路相同。电平移位电路36C按照如下构成(未显示)P型差分输入MOS晶体管M1、M2(替代N型的晶体管)设置在12V电源侧，N型箝位MOS晶体管M5、M6(替代P型的晶体管)设置在它们底下，N型负载MOS晶体管M3、M4(替代P型的晶体管)设置在箝位MOS晶体管M5、M6与地电位Vss之间。偏置电路工作在0至5V；将5V电压施加在箝位MOS晶体管M5、M6的栅极，将幅度为7至12V的信号发送至差分输入MOS晶体管的栅极。
在第二功率MOS晶体管32关闭之后，第一逻辑电路34开启第一功率MOS晶体管31；在第一功率MOS晶体管31关闭之后，第二逻辑电路36开启第二功率MOS晶体管32。从反相器34D通过电平移位电路34E到达与门36A的信号线是一条用于通知第二逻辑电路36该功率MOS晶体管31被关闭的通路。另一方面，从与门36A的输出通过电平移位电路36C到达与门34B的信号线是用于通知第一逻辑电路该功率MOS晶体管IC 32被关闭的通路。输出电压VSWH被发送至与门34B的另一个输入。
第一逻辑电路34和第二逻辑电路36按照下面的方式彼此配合地工作在检测到功率MOS晶体管31(32)被关闭之后，第二(第一)逻辑电路开启功率MOS晶体管32(31)。换言之，如图10所示，为了防止在开关式调节器30的推挽输出晶体管31、32中流过电流，第一逻辑电路34和第二逻辑电路36以以下方式控制推挽操作，以便在开关转变期间产生空载时间DT1、DT2，在空载时间DT1、DT2期间两个晶体管都关闭。在电平移位电路35、34E和36C中，如前所述，作为P沟道箝位MOS晶体管的LDMOS晶体管加快了对源极/漏极电极电压改变的跟随响应。对LDMOS晶体管的源极/漏极电极电压改变的快速跟随响应抑制了空载时间DT1、DT2中无效部分的增加。图11显示了作为对比示例的具有增加的空载时间的信号波形。DL1和DL2表示在通过电平移位电路移位中的延迟时间。在DL1和DL2期间内，电流流过功率MOS晶体管31的主体二极管。空载时间DT1和DT2的增加将增加由推挽晶体管31、32的寄生二极管所导致的内部电流损耗，并且理论上这样的内部损耗应当比推挽晶体管的导通电阻所导致的损耗大几十倍。例如，晶体管32导通时的功耗(PLon)和晶体管32关闭时的功耗(PLoff)被如下考虑。在晶体管32的导通电阻(Ron)为1mΩ、电流为25A、占空比为2.5/1000、寄生二极管的正向电压(VF)为0.8V的条件下，存在下面所示的关系PLon＝Ron×I2＝1mΩ×252×2.5/1000＝1.6mWPloff＝25×0.8×2.5/1000＝50mW图12显示了空载时间与功耗之间典型的相互关系。
因此，使用上述缩短了开关式调节器30推挽输出晶体管31、32之空载时间的LDMOS器件的电平移位电路35、34E和36C，在降低由开关式调节器30导致的功耗方面是有用的。
图13以组装的形式显示了图9的降压开关式调节器30。此处所示的是安装在引线框40上的第一功率MOS晶体管31、第二功率MOS晶体管32和驱动器IC 33，IC焊盘连接到对应的引线端。作为半导体器件的开关式调节器30被树脂模制并露出引线端。
图14显示了使用开关式调节器的电子电路。图中所示的电子电路是类似于工作站母板的由封装衬底42构成的处理器板，封装衬底42上通常安装了微处理器(MPU)43、加速器(ACS)44、存储器(MEM)45和开关式调节器30。此处，开关式调节器30是MPU 43的电源电路。每个开关式调节器30具有25A的电流供电能力。开关式调节器30能够直接安装在封装衬底42上的配线上。但是，如此作法可能会增加封装衬底42的从驱动器IC 33到功率MOS晶体管IC 31、IC 32的信号延迟，因此延长了上述的空载时间。在此意义上，如图13所示构造的其中通过安装在单个引线框中的开关式调节器30完成电路连接的半导体器件在降低上述空载时间的有害增加方面将是有效的。图15显示了连接在电路中的开关式调节器30。
图16是纵向剖面图，一起显示了MOS晶体管1、1A和M1。NW表示N型阱区；PW表示P型阱区；CHN表示N沟道形成区域；CHP表示P沟道形成区域。晶体管M1包括形成在P型半导体衬底(PSUB)中的N型第四阱区50；形成在第四阱区50中的P型第五阱区51；形成在第四阱区50中的漏极区域52；形成在第五阱区51中的源极区域53；隔着栅极绝缘膜形成在漏极区域与源极区域之间的第五阱区51上方的栅极电极54；以及形成在栅极电极与漏极区域之间的绝缘层55。
已经参照本发明的优选实施例说明了发明人所提出的本发明。但是本发明不限于此，显而易见的是，在没有脱离本发明实质和范围的情况下，可以对这些细节进行各种修改。
例如，源极区域和漏极区域不必彼此同心。本发明的LDMOS晶体管可以用于电平移位电路以外的电路。电平移位电路可以用于开关式调节器以外的器件。
权利要求
1.一种半导体集成电路，具有形成在第一导电类型的半导体衬底上的LDMOS晶体管，该LDMOS晶体管包括形成在第一导电类型的半导体衬底中的第二导电类型的第一阱区；形成在第一阱区中的第一导电类型的第二阱区；形成在第二阱区中的第二导电类型的第三阱区；形成在第二阱区中的漏极区域；形成在第三阱区中的源极区域；隔着栅极绝缘膜形成在漏极区域与源极区域之间的第三阱区上方的栅极电极；以及形成在栅极电极与漏极区域之间的绝缘层。
2.如权利要求1所述的半导体集成电路，其中第一导电类型是指P型，第二导电类型是指N型，LDMOS晶体管是P沟道类型的晶体管。
3.如权利要求2所述的半导体集成电路，进一步包括使用P沟道LDMOS晶体管的电平移位电路，该电平移位电路包括一对N沟道差分输入MOS晶体管；一对分别与差分输入MOS晶体管的漏极耦合的P沟道箝位MOS晶体管；以及一对分别与箝位MOS晶体管的源极耦合的P沟道负载MOS晶体管，其中P沟道箝位MOS晶体管是LDMOS晶体管；其中该对负载MOS晶体管交叉耦合，其中一个负载MOS晶体管的栅极电极与另一个负载MOS晶体管的漏极电极耦合，所述另一个负载MOS晶体管的栅极电极与所述一个负载MOS晶体管的漏极电极耦合；以及其中响应施加在该对差分输入MOS晶体管的差分输入，从该对箝位MOS晶体管的源极电极输出相对于差分输入的幅度被电平移位的信号。
4.一种半导体器件，构成降压开关式调节器，具有第一功率MOS晶体管和第二功率MOS晶体管，两者被设计用于推挽操作；以及驱动器IC，产生开关控制信号以便驱动用于推挽操作的第一功率MOS晶体管和第二功率MOS晶体管，该驱动器IC包括第一逻辑电路，接收具有由第一工作电源电压所确定的幅度的时钟信号，产生用于第一功率MOS晶体管的开关控制信号，并在第一工作电源电压工作；电平移位电路，将时钟信号的幅度移位到其电平高于第一工作电源电压的第二工作电源电压；和第二逻辑电路，接收来自电平移位电路的输出，产生用于第二功率MOS晶体管的开关控制信号，并在第二工作电源电压工作；其中第一逻辑电路在第二功率MOS晶体管关闭之后开启第一功率MOS晶体管；并且第二逻辑电路在第一功率MOS晶体管关闭之后开启第二功率MOS晶体管，该电平移位电路包括一对N沟道差分输入MOS晶体管；一对分别与差分输入MOS晶体管的漏极耦合的P沟道箝位MOS晶体管；以及一对分别与所述箝位MOS晶体管的源极耦合的P沟道负载MOS晶体管；其中该对负载MOS晶体管交叉耦合，其中一个负载MOS晶体管的栅极电极与另一个负载MOS晶体管的漏极电极耦合，所述另一个负载MOS晶体管的栅极电极与所述一个负载MOS晶体管的漏极电极耦合；其中时钟信号的反相信号和非反相信号被输入到该对差分输入MOS晶体管，并响应此输入，从该对箝位MOS晶体管的源极电极输出相对于该差分输入的幅度被电平移位的信号；以及其中P沟道箝位MOS晶体管是LDMOS晶体管，该LDMOS晶体管包括形成在P型半导体衬底中的N型第一阱区；形成在第一阱区中的P型第二阱区；形成在第二阱区中的N型第三阱区；形成在第二阱区中的漏极区域；形成在第三阱区中的源极区域；隔着栅极绝缘膜形成在漏极区域与源极区域之间的第三阱区上方的栅极电极；以及形成在栅极电极与漏极区域之间的绝缘层。
5.如权利要求4所述的半导体器件，其中该降压开关式调节器被封装成一个封装件。
6.如权利要求5所述的半导体器件，其中输入MOS晶体管包括形成在P型半导体衬底中的N型第四阱区；形成在第四阱区中的P型第五阱区；形成在第四阱区中的漏极区域；形成在第五阱区中的源极区域；隔着栅极绝缘膜形成在漏极区域与源极区域之间的第五阱区上方的栅极电极；以及形成在栅极电极与漏极区域之间的绝缘层。
7.一种电子电路，具有在封装衬底上的微处理器以及为微处理器提供电力的电源电路，其中电源电路包括多个如权利要求5所述的半导体器件。
全文摘要
一种加快了对源极/漏极电极电压变化的响应的半导体集成电路。LDMOS晶体管包括形成在第一导电类型的半导体衬底中的第二导电类型的第一阱区；形成在第一阱区中的第一导电类型的第二阱区；形成在第二阱区中的第二导电类型的第三阱区；形成在第二阱区中的漏极区域；形成在第三阱区中的源极区域；隔着栅极绝缘膜形成在漏极区域与源极区域之间的第三阱区上方的栅极电极；以及形成在栅极电极与漏极区域之间的绝缘层。半导体衬底与源极区域之间的寄生电容以及衬底与漏极区域之间的寄生电容被分别串联，并且看起来相当小。因此，在作为对源极(漏极)电极电压变化的跟随响应的漏极(源极)电压变化的延迟相当小。
文档编号H01L27/088GK1773726SQ20051011638
公开日2006年5月17日 申请日期2005年10月21日 优先权日2004年10月21日
发明者桧谷光春, 长泽俊夫, 田村晃洋 申请人:株式会社瑞萨科技