专利名称：薄膜晶体管、反相器、逻辑器件和半导体器件的形成方法
技术领域：
本发明涉及一种半导体器件和其制造方法，且更具体而言，本发明涉及包括公共栅极的互补金属氧化物半导体(CMOS)晶体管、包括CMOS晶体管的逻辑器件、及CMOS晶体管的制造方法。
背景技术：
CMOS晶体管可以包括一起安装于衬底上的PMOS晶体管和NMOS晶体管以互补彼此的功能。这样的半导体器件可以用低功率驱动且以相对高速工作。
CMOS晶体管通常使用公共栅极。换言之，当驱动PMOS和NMOS晶体管的任意之一时，将驱动电压施加到两个晶体管的栅极。因此，当驱动NMOS和PMOS晶体管之一，例如，NMOS晶体管时，PMOS晶体管也可能被驱动，尽管其必须为关状态。
发明内容
本发明的实施例提供了一种能够仅驱动PMOS晶体管和NMOS晶体管之一而不驱动另一个的互补金属氧化物半导体(CMOS)薄膜晶体管。
本发明的实施例还提供了包括CMOS薄膜晶体管的逻辑器件。
本发明的实施例还提供了CMOS薄膜晶体管的制造方法。
根据本发明的实施例，CMOS晶体管包括基衬底(base substrate)和形成于基衬底上的具有预定形状的半导体层。P沟道晶体管和N沟道晶体管形成于半导体层上，N沟道晶体管与P沟道晶体管相交且与P沟道晶体管共用栅极，且肖特基势垒感应材料(Schottky barrier inducing material)层形成于P沟道晶体管和N沟道晶体管之一的源极和漏极上。
肖特基势垒感应材料层和栅极可以例如由铂或铒形成。
根据本发明的另一实施例，反相器(inverter)包括CMOS薄膜晶体管，所述CMOS薄膜晶体管包括P沟道晶体管；N沟道晶体管，与P沟道晶体管相交且与P沟道晶体管共用栅极；基衬底；和具有预定形状的半导体层，形成于基衬底上。P沟道晶体管和N沟道晶体管形成于半导体层上，且肖特基势垒感应材料层形成于P沟道晶体管和N沟道晶体管之一的源极和漏极上。
根据本发明的另一实施例，NOR(或非)逻辑器件包括两个CMOS薄膜晶体管。每个CMOS薄膜晶体管可以具有与以上反相器相同的结构。
根据本发明的另一实施例，NAND(与非)逻辑器件包括两个CMOS薄膜晶体管。每个CMOS薄膜晶体管可以具有与以上反相器相同的结构。
在反相器、NOR逻辑器件且NAND逻辑器件中，肖特基势垒感应材料层和栅极可以例如由铂或铒形成。
根据本发明的又一实施例，一种CMOS薄膜晶体管的形成方法包括在基衬底上形成半导体层；在半导体层内界定形成P沟道晶体管的第一区和形成N沟道晶体管的第二区；构图半导体层来制造第一和第二区；分别在第一区和第二区上形成P沟道晶体管和N沟道晶体管；在P沟道晶体管和N沟道晶体管之一的源极和漏极上形成肖特基势垒感应材料层；和在P沟道晶体管和N沟道晶体管相交的区域上形成公共栅极。
肖特基势垒感应材料层可以例如由铂或铒形成。栅极也可以由铂或铒形成。
在形成肖特基势垒感应材料层之后，可以将所得的结构在预定的温度退火。
参考附图，通过详细描述本发明的示范性实施例，本发明的以上和其他特征和优点将变得更加明显，在附图中图1是根据本发明的实施例的包括公共栅极的互补金属氧化物半导体(CMOS)薄膜晶体管的平面图；图2是沿图1的线2-2’所取的横截面图；图3是沿图1的线3-3’所取的横截面图；图4是反相器的电路图；图5是实施例的平面图，其中图4的反相器用图1的CMOS晶体管形成；
图6是NOR门的电路图；图7实施例的平面图，其中图6的NOR门用图1的CMOS晶体管形成；图8是NAND门的电路图；图9是实施例的平面图，其中图8的NAND门用图1的CMOS晶体管形成；和图10到18是示出图1的CMOS晶体管的制造方法的横截面图。
具体实施例方式
现将参考附图更加全面地描述本发明的实施例，在附图中显示了本发明的优选实施例。在附图中，为了清晰，可以夸大层和区的厚度。某些附图的右侧的图是在其左侧的图的右侧视图。
参考图1，P沟道晶体管即PMOS晶体管(PT)安装于基衬底S1上，N沟道晶体管即NMOS晶体管(NT)也安装于基衬底S1上以垂直于PMOS晶体管PT。公共栅极存在于PMOS晶体管PT和NMOS晶体管NT的相交处。PMOS晶体管PT和NMOS晶体管NT形成为一体。例如，PMOS晶体管PT和NMOS晶体管NT形成为具有预定厚度的单一硅层。
图2是沿图1的线2-2’所取的横截面图。参考图2，基衬底S1是由依次堆叠半导体衬底40和氧化物膜42而获得的绝缘体上硅(SOI)衬底。氧化物膜42可以是氧化硅膜。比如硅层44的半导体层放置在氧化物膜42上。硅层44包括用p型杂质掺杂的源极PS和用p型杂质掺杂的漏极PD。沟道形成于源极PS和漏极PD之间。肖特基势垒感应材料层46放置在源极PS和漏极PD的表面上。例如，材料层46可以是具有约200的厚度的铂(Pt)层或铒(Er)层。
肖特基势垒感应材料层46也可以改为放置在源极NS和漏极ND的表面上。但是，肖特基势垒感应材料层优选地不同时形成于PMOS晶体管和NMOS晶体管的源极和漏极上。在任何情形下，为了清楚，本说明书仅就特基势垒感应材料层46放置在源极PS和漏极PD的表面上的实例继续进行。
接着，栅极绝缘膜52和公共栅极G依次堆叠于源极PS和漏极PD之间的硅层44上。栅极绝缘膜52可以是氧化硅膜或其他已知的适当的栅极介电膜。公共栅极G可以是具有例如约200的厚度的Pt或Er层。
图3是沿图1的线3-3’所取的横截面图。参考图3，被用作NMOS晶体管NT的部分硅层44包括源极NS和漏极ND，源极NS和漏极ND的每个用n型杂质掺杂。源极NS和漏极ND之间的硅层44被用作沟道。
因为如上述肖特基势垒感应材料层46放置在PMOS晶体管PT的源极PS和漏极PD的表面上，所以在图1的CMOS晶体管中PMOS晶体管PT的正阈值电压高于NMOS晶体管NT的正阈值电压。换言之，由于在PMOS晶体管PT的源极和漏极上的肖特基势垒感应材料层46，引起PMOS晶体管PT的阈值电压偏移，导致了PMOS和NMOS晶体管之间的阈值电压差异。
应注意虽然本说明书是基于PMOS晶体管的源极和漏极上的肖特基势垒感应材料层46的，如果肖特基势垒感应材料层46在NMOS晶体管的源极和漏极上，相同类型的NMOS晶体管的阈值偏移也会发生。
那么在任一种情形下，使用该CMOS晶体管可以解决一种常规的问题，即，当驱动NMOS晶体管时，也驱动了PMOS晶体管。
现将描述其中应用了图1的CMOS晶体管的各种实例。
图4是包括单一PMOS晶体管PT和单一NMOS晶体管NT的反相器的电路图。图5示出了其中图4的反相器包括图1的CMOS晶体管的实施例。
参考图5，连接到PMOS晶体管PT的漏极PD(未显示)的接触焊盘P2通过导电线路50连接到NMOS晶体管NT的漏ND(未显示)。导电线路50连接到输出，所述输出可以是外部传感单元(未显示)。将电源电压Vdd通过接触焊盘P1施加到PMOS晶体管PT的源极PS。将地电压VGND施加到NMOS晶体管NT的源极NS。具有均用肖特基势垒感应材料掺杂的源极和漏极的PMOS晶体管PT具有肖特基势垒。当PT被掺杂为肖特基势垒感应材料且源极和漏极之间的沟道用p型杂质掺杂时，PMOS晶体管PT的阈值电压增加到约0.9V。于是，当将高于NMOS晶体管NT的阈值电压(例如，0.5V)但低于PMOS晶体管PT的阈值电压(例如，0.9V)的预定电压(例如，0.7V)作为输入电压施加到图5的反相器的公共栅极G时，开启NMOS晶体管NT但仍然关闭PMOS晶体管PT。因此，将地电压VGND施加到输出。
同时，当将负电压(例如，-1V)施加到公共栅极G时，关闭NMOS晶体管NT但开启PMOS晶体管PT。因此，图5的反相器输出了电源电压Vdd。
图6是NOR门的电路图。参考图6，NOR门包括第一和第二PMOS晶体管PT1和PT2与第一和第二NMOS晶体管NT1和NT2。图7示出了其中图6的NOR门包括两个如图1所示的CMOS晶体管的实施例。在图7中，参考符号CT1和CT2分别指示第一和第二CMOS晶体管。
参考图7，Vdd通过接触焊盘P2连接到包括在第一CMOS晶体管CT1中的第一PMOS晶体管PT1的源极PS1。连接到第一PMOS晶体管PT1的漏极PD1的接触焊盘P1与连接到包括在第二CMOS晶体管CT2中的第二PMOS晶体管PT2的源极PS2的接触焊盘P11通过导电线路60耦接。将地电压VGND施加到接触焊盘N1和接触焊盘N11，接触焊盘N1连接到包括在第一CMOS晶体管CT1中的第一NMOS晶体管NT1的源极NS1，接触焊盘N11连接到包括在第二CMOS晶体管CT2中的第二NMOS晶体管NT2的源极NS2。连接到第一和第二NMOS晶体管NT1和NT2的公共漏极CD的接触焊盘NC与连接到第二PMOS晶体管PT2的漏极PD2的接触焊盘P22通过导电线路64耦接。连接到第二PMOS晶体管PT2的漏极PD2的接触焊盘P22也通过另一导电线路62耦接到外部传感器(未显示)。
在该结构中，当将输入A和B分别施加到第一CMOS晶体管CT1的栅极G1和第二CMOS晶体管CT2的栅极G2时，通过导电线路62的输出满足输入A和B的NOR操作。
图8是NAND门的电路图。图9示出了其中图8的NAND门包括两个如图1所示的CMOS晶体管的实施例。
参考图9，连接到第一PMOS晶体管PT1的源极PS1的接触焊盘P2与连接到第二PMOS晶体管PT2的源极PS2的接触焊盘P11通过导电线路70耦接。将电源电压Vdd通过导电线路70施加到第一PMOS晶体管PT1的源极PS1和第二PMOS晶体管PT2的源极PS2。将地电压VGND施加到连接到第一NMOS晶体管NT1的源极NS1的接触焊盘N1。连接到第一PMOS晶体管PT1的漏极PD1的接触焊盘P1与连接到第二PMOS晶体管PT2的漏极PD2的接触焊盘P22通过导电线路72耦接。连接到第二PMOS晶体管PT2的漏极PD2的接触焊盘P22与连接到第二NMOS晶体管NT2的漏极ND2的接触焊盘N11通过导电线路74耦接。第二NMOS晶体管NT2的漏极ND2通过另一导电线路76耦接到外部传感器(未显示)。在该结构中，当将输入A和B分别施加到第一CMOS晶体管CT1的栅极G1和第二CMOS晶体管CT2的栅极G2时，来自第二NMOS晶体管NT2的漏极D2的输出满足输入A和B的NAND操作。
现将描述图1的CMOS晶体管的制造方法的实施例。
在图10中，左侧横截面是沿图1的线2-2’截取的，右侧横截面是沿图1的线3-3’截取的。
参考图10，首先，在基衬底S1上形成半导体层，比如硅层44。通过依次堆叠半导体衬底40和比如氧化物膜42的绝缘层来形成基衬底S1。半导体衬底40可以是具有约500厚度的N型或P型硅衬底。氧化物膜42可以是氧化硅膜。可以形成硅层44到约2000nm(2μm)的厚度。基衬底S1可以为单一半导体衬底，例如体硅衬底。
然后使用具有预定宽度(例如，100nm)和预定长度的电子束来构图硅层44，所述电子束的长度和宽度均适合于形成MOS晶体管。
图11是构图的硅层44的平面图。
在图11中，参考符号A1和A2分别指示形成PMOS晶体管的区域和形成NMOS晶体管的区域。在下文中，形成PMOS晶体管的区域将被称为第一区，且形成NMOS晶体管的区域将被称为第二区。当然，参考符号A1可以为第二区，且参考符号A2可以为第一区。
在图12和以下图中，左侧横截面是沿图11的线A-A’截取的，右侧横截面是沿图11的线B-B’截取的。
参考图12，在硅层44上形成覆盖第一区A1的掩模M1。然后，离子注入N+杂质100到硅层44的基本整个表面中。其后，去除掩模M1。因此，如图13所示，N+杂质100存在于没有用掩模M1覆盖的硅层44的第二区A2的部分上，从而在硅层44上形成源极NS和漏极ND。
接下来，参考图14，在硅层44上形成覆盖第二区A2的掩模M2。然后，离子注入P+杂质102到硅层44的基本整个表面中。其后，去除掩模M2。因此，如图15所示，以预定的间隔在硅层44的第一区A1上形成用P+杂质掺杂的源极PS和漏极PD。其后，执行用于在源极PS和漏极PD之间的硅层44的区域上形成沟道的P+掺杂。
然后，如图16所示，硅层44的第二区A2用掩模M3覆盖。如图11所示，第一和第二区A1和A2彼此相交且共用重叠的部分。因此，掩模M3还覆盖硅层44的第一区A1与第二区A2共用的部分，即其上形成栅极的第一区A1的部分。因此，在形成掩模M3之后，仅暴露了硅层44的第一区A1的源极PS和漏极PD。在形成掩模M3之后，在第一区A1的源极PS和漏极PD上形成肖特基势垒感应材料层46。使用例如溅射法的沉积方法，肖特基势垒感应材料层46可以由能够形成肖特基势垒的预定的材料形成，例如铂(Pt)或铒(Er)。在如上述形成肖特基势垒感应材料层46之后，在预定的温度下，例如500℃，在预定的时间内退火所得的结构。其后，去除掩模M3。在某些情形下，在退火之前可以去除掩模M3。
参考图17，在去除掩模M3之后，在硅层44的第一和第二区A1和A2的重叠的部分，即形成栅极的部分上形成栅极绝缘膜52。栅极绝缘膜52可以是氧化硅膜。然后依据使用电子束的光刻工艺，在基衬底S1上形成仅暴露栅极绝缘膜52的掩模M4。通过在暴露的栅极绝缘膜52上依次堆叠例如Pt或Er的预定导电材料从而形成栅极G。栅极G可以具有约200的厚度。为了形成栅极G，可以通过例如溅射来堆叠Pt或Er。在如上述形成Pt或Er的栅极G之后，在预定的温度下，例如500℃，在预定的时间内退火基衬底S1。然后，去除掩模M4。但是，掩模M4的去除可以在退火之前进行。结果，在硅层44的第一区A1上形成具有肖特基势垒的PMOS薄膜晶体管，且在硅层44的第二区A2上形成NMOS薄膜晶体管。
在退火和去除掩模M4之后，在基衬底S1上形成覆盖硅层44和其上形成的叠层的层间绝缘层56。在层间绝缘层56中形成通路孔h以暴露第一区A1的源极PS和漏极PD与第二区A2的源极NS和漏极ND。然后，在层间绝缘层56中形成经由孔h分别连接到第一区A1的源极PS和漏极PD的接触焊盘P1和P2以及经由孔h分别连接到第二区A2的源极NS和漏极ND的接触焊盘N1和N2。接触焊盘P1、P2、N1和N2可以由铝形成且形成为约1000的厚度。可以将所得的结构在氢气氛中在450℃下退火。
其后，连接到栅极G的接触焊盘可以独立于接触焊盘P1、P2、N1和N2形成。
根据本发明的一个方面，如上所述，在单一硅层上形成PMOS晶体管和NMOS晶体管以彼此相交，且在相交的区域上形成公共栅极。另外，在PMOS晶体管的源极和漏极上形成肖特基势垒感应材料。同样，也可以改变为在NMOS晶体管的源极和漏极上形成肖特基势垒感应材料。
因此，PMOS晶体管的正阈值电压变得高于NMOS晶体管的阈值电压，从而防止当驱动NMOS时PMOS晶体管被一起驱动。这不仅引起了根据本发明的某些实施例的CMOS晶体管的可靠性的增加，而且还引起使用所述CMOS晶体管的逻辑器件的可靠性增加，所述逻辑器件例如NOT门、NOR门或NAND门。另外，逻辑器件可以用一个或两个CMOS晶体管实现，由此增加了逻辑器件的集成度。
虽然参考其示范性实施例已经具体描述了本发明，但是本领域的普通技术人员可以理解在这里可以作出各种形式和细节的改变而不脱离由权利要求所界定的本发明的精神和范围。例如，可以使用单一半导体衬底取代SOI衬底作为基衬底S1，且可以在一般半导体衬底上形成典型的晶体管取代薄膜晶体管。另外，Pt和Er之外的材料可以被用于形成肖特基势垒感应材料。
本申请要求于2004年12月16日在韩国知识产权局提交的韩国专利申请No.10-2004-0107159的权益，其全部内容引入于此作为参考。
权利要求
1.一种互补金属氧化物半导体薄膜晶体管，包括基衬底；半导体层，形成于所述基衬底上；P沟道晶体管，形成于所述半导体层上；N沟道晶体管，形成于所述半导体层上，所述N沟道晶体管与所述P沟道晶体管相交，且所述N沟道晶体管和所述P沟道晶体管具有公共栅极；所述P沟道晶体管和所述N沟道晶体管之一的源极和漏极；和肖特基势垒感应材料层，形成于所述源极和漏极的表面上。
2.如权利要求1所述的互补金属氧化物半导体薄膜晶体管，其中，所述肖特基势垒感应材料层由铂和铒之一形成。
3.如权利要求1所述的互补金属氧化物半导体薄膜晶体管，其中，所述栅极由铂和铒之一形成。
4.如权利要求1所述的互补金属氧化物半导体薄膜晶体管，其中，所述基衬底包括绝缘体上硅衬底或单一半导体衬底。
5.一种包括互补金属氧化物半导体薄膜晶体管的反相器，所述互补金属氧化物半导体薄膜晶体管包括P沟道晶体管；N沟道晶体管，与所述P沟道晶体管相交，所述N沟道晶体管与所述P沟道晶体管具有公共栅极；基衬底；和半导体层，形成于所述基衬底上，其中，所述P沟道晶体管和所述N沟道晶体管形成于所述半导体层上，且肖特基势垒感应材料层形成于所述P沟道晶体管和所述N沟道晶体管之一的源极和漏极的表面上。
6.如权利要求5所述的反相器，其中，所述肖特基势垒感应材料层由铂和铒之一形成。
7.如权利要求5所述的反相器，其中，所述栅极由铂和铒之一形成。
8.一种包括两个互补金属氧化物半导体薄膜晶体管的NOR逻辑器件，所述互补金属氧化物半导体薄膜晶体管均包括P沟道晶体管；N沟道晶体管，与所述P沟道晶体管相交，所述N沟道晶体管与所述P沟道晶体管具有公共栅极；基衬底；和半导体层，形成于所述基衬底上，其中，所述P沟道晶体管和所述N沟道晶体管形成于所述半导体层上，且肖特基势垒感应材料层形成于所述P沟道晶体管和所述N沟道晶体管之一的源极和漏极的表面上。
9.如权利要求8所述的NOR逻辑器件，其中，所述肖特基势垒感应材料层由铂和铒之一形成。
10.如权利要求8所述的NOR逻辑器件，其中，所述栅极由铂和铒之一形成。
11.一种包括两个互补金属氧化物半导体薄膜晶体管的NAND逻辑器件，所述互补金属氧化物半导体薄膜晶体管均包括P沟道晶体管；N沟道晶体管，与所述P沟道晶体管相交，所述N沟道晶体管与所述P沟道晶体管具有公共栅极；基衬底；和半导体层，形成于所述基衬底上，其中，所述P沟道晶体管和所述N沟道晶体管形成于所述半导体层上，且肖特基势垒感应材料层形成于所述P沟道晶体管和所述N沟道晶体管之一的源极和漏极的表面上。
12.如权利要求11所述的NAND逻辑器件，其中，所述肖特基势垒感应材料层由铂和铒之一形成。
13.如权利要求11所述的NAND逻辑器件，其中，所述栅极由铂和铒之一形成。
14.一种半导体器件的形成方法，所述方法包括在基衬底上形成半导体层；在所述半导体层内界定形成P沟道晶体管的第一区和形成N沟道晶体管的第二区；构图所述半导体层来制造所述第一和第二区；分别在所述第一区和所述第二区上形成所述P沟道晶体管和所述N沟道晶体管；在所述P沟道晶体管和所述N沟道晶体管之一的源极和漏极的表面上形成肖特基势垒感应材料层；和在所述P沟道晶体管和N沟道晶体管相交的区域上形成公共栅极。
15.如权利要求14所述的方法，其中，所述肖特基势垒感应材料层由铂和铒之一形成。
16.如权利要求14所述的方法，其中，所述栅极由铂和铒之一形成。
17.如权利要求14所述的方法，其中，在形成所述肖特基势垒感应材料层之后，将所得的结构退火。
18.如权利要求14所述的方法，其中，所述半导体器件是互补金属氧化物半导体薄膜晶体管。
19.如权利要求14所述的方法，还包括将所述半导体器件组装为反相器。
20.如权利要求14所述的方法，还包括将所述半导体器件组装为NOR逻辑器件。
21.如权利要求14所述的方法，还包括将所述半导体器件组装为NAND逻辑器件。
全文摘要
本发明涉及一种包括公共栅极的互补金属氧化物半导体(CMOS)薄膜晶体管、包括CMOS晶体管的逻辑器件、及CMOS薄膜晶体管的制造方法。在一个实施例中，CMOS薄膜晶体管包括基衬底和形成于基衬底上的半导体层。P沟道晶体管和N沟道晶体管形成于单一半导体层上以彼此相交且公共栅极形成于相交的区域。另外，肖特基势垒感应材料层形成于P沟道晶体管的源极和漏极上。
文档编号H01L21/8238GK1815740SQ200510131729
公开日2006年8月9日 申请日期2005年12月16日 优先权日2004年12月16日
发明者金汶庆, 李兆运, 朴允童, 金桢雨 申请人:三星电子株式会社