专利名称：静电放电保护电路的制作方法
技术领域：
本发明涉及半导体芯片和其内建的保护电路，特别是涉及使半导体芯片免于静电放电(EletroStatic Discharge；以下简称ESD)伤害的保护电路和方法。
背景技术：
众所皆知，日常生活中的许多情况均会引起静电。当电子由一物体转移至另一物体，赋予一物体负电荷而予另一物体正电荷，静电即由之产生。例如，人的皮肤表面具有的静电位，无论正负，都可能释放至具有不同静电位的物体上。当相反电位的带电物体间的电场崩溃时，静电放电或“电击”即随之发生。ESD事件的特色在于其高电压，而牵涉的电流或电荷却相当小。
举例而言，一个人走过地毯时，其产生的静电压的电位约在10仟伏(KV)左右。虽然此一电位的放电对于一般人可能只是造成轻微地不舒服，却可能破坏半导体芯片及其它对于ESD相当敏感的计算机组件。事实上，即使小至一般人难以察觉的10伏特的电位放电，即可能损害半导体芯片。因此，保护芯片免于ESD脉冲伤害的电路通常会设计入芯片中。此内建的ESD保护电路的目的是在芯片装入电路板或整合入较大的电子系统前，容易接触人体或其它物体的期间提供防护的功能。
图1例示一传统半导体芯片10的一部份。图中的芯片10包含执行逻辑运算的主功能电路12和连接外部电路(未显示于图中)的多个焊垫14。其中某部份焊垫14可能被预留来连接电源或接地。介于主功能电路12和焊垫14间为输出/输入(I/O)电路16。举例来说，输出/输入电路16可以包含输出驱动器以驱动焊垫14到一逻辑高电位或是逻辑低电位。
当芯片10遭遇ESD脉冲时，电压放电通常发生于焊垫14，包括连接电源端的焊垫和接地端的焊垫。因此，输出/输入电路16将首当其冲且通常是整个ESD环节中最脆弱的一环。因此，除了输出驱动器之外，输出/输入电路16可以加入ESD保护电路，以保护芯片10与其内的输出驱动器的部分。此外，输出驱动器和ESD保护电路可以用节省芯片面积的方式结合于输出/输入电路16中，其对于整体芯片尺寸的减少是有助益的。
图2例示一传统输出/输入电路16，其如说明图1时所提及，可置于芯片10的主功能电路12和焊垫14之间。图2的输出/输入电路16包含一输出驱动器18和一ESD保护电路20。输出驱动器18和ESD保护电路20可以是相同的电路布局结构的一部分，有必要的话，使用间插配置(interleavedconfiguration)以减少整体面积。
输出驱动器18包含一PMOS晶体管22和一NMOS晶体管24。PMOS晶体管22于其栅极自主功能电路12接收一栅极控制信号PG，而NMOS晶体管24于其栅极接收一栅极控制信号NG。通常PG和NG信号是相同的。输出驱动器18正常运作时，PG和NG输入一低电位导通PMOS晶体管22以将其对应的焊垫14连接至VDD并关闭NMOS晶体管24。于PG和NG输入一高电位则关闭PMOS晶体管22并导通NMOS晶体管24以将焊垫14连接至VSS或接地。因此，此输出驱动器18扮演一CMOS反相器的角色，其使得PG和NG的高电位输入在焊垫14产生一低电位输出，而PG和NG的低电位输入则在焊垫14产生一高电位输出。
ESD保护电路可被配置成使用任意数目的传统ESD保护架构。图2所示的ESD保护电路20则包含多个指叉电路(fingers)，每一个指叉电路包含一PMOS晶体管26和一NMOS晶体管28。视ESD防护所需的容量而定，ESD保护电路20可包含任意数目的指叉电路。例如，输出/输入电路16可以具有十二个指叉电路，其中一个被当成输出驱动器18，其余十一个则做为ESD保护电路20。ESD保护电路20消耗的总能量和其含有的指叉电路的总面积成正比。每一指叉电路的两个晶体管连接至一共同的节点，其又连接至芯片中对应的焊垫14。ESD保护电路20中的每一个PMOS晶体管26均和输出驱动器18的PMOS晶体管22并联，而每一个NMOS晶体管28则和输出驱动器18的NMOS晶体管24并联。所有PMOS晶体管26的栅极连接至VDD而所有NMOS晶体管28的栅极连接至VSS，其使得ESD保护电路20中的所有PMOS晶体管26和所有NMOS晶体管28于芯片正常运作时基本上是无作用的。但是，ESD事件发生时这些晶体管26和28就能起保护作用，特别是芯片与手接触时。
如一般技术所知，每一CMOS晶体管包含一固有的小型寄生二极管(parasitic diode)。ESD保护电路20中一群PMOS晶体管26的结合会如同拥有一巨大的PMOS寄生二极管30，其于焊垫14到VDD的方向导通一顺向偏压电流。同时，一群NMOS晶体管28的结合俨如一巨大的NMOS寄生二极管32，其会于VSS到焊垫14的方向导通一顺向偏压电流。寄生二极管30和32于崩溃电压(breakdown voltage)来临时则会导通一逆向偏压电流。PMOS寄生二极管30和NMOS寄生二极管32可消耗电荷以保护芯片免于ESD事件的损坏。ESD保护电路20和输出驱动器18含有特殊掺杂的PMOS和NMOS晶体管以及漏极二极管其有效崩溃电压被调整成比主功能电路12中的晶体管和二极管还低。生产具有ESD保护电路的芯片时，该芯片可利用尝试仿真真实世界ESD事件的方法来加以测试。例如，施加一2KV脉冲于芯片的各个接脚以测试其中的ESD保护电路能否消耗加入的电荷。此2KV脉冲至少可以四种方式施用从一焊垫到VDD、从VDD到一焊垫、从一焊垫到VSS、以及从VSS到一焊垫。可通过这四种脉冲测试的芯片，其ESD的保护功能才可以被接受。
然而，即使已知的ESD保护线路在多数情况下均能通过上述测试而仍能正常运作，这些ESD保护线路仍然可能在某些难以复制的情况下失效。失效的原因被认为可能是由于ESD事件的放电造成芯片被启动。例如，当一ESD脉冲以从焊垫14到VSS的方式施加，即可能导致一电流自PMOS寄生二极管30流到VDD而启动芯片。若此时输出驱动器18中NMOS晶体管24的栅极恰好为高电位，则芯片启动时会驱使晶体管24进入导通状态，大量的电流将贯入晶体管24的小区域而损坏整个输出驱动器18。此皆肇因于相对于ESD保护电路20中其它并联的组件而言，晶体管24具有较小的阻抗。因此亟须提供更佳的ESD保护以避免芯片为ESD事件意外启动所伤害。
发明内容
本发明披露了一种使半导体芯片免于静电放电伤害的保护电路及方法。
本发明的一种使一半导体芯片免于静电放电事件伤害的保护电路，包含一ESD感测电路，包含一RC电路、一第一反相器、和一第二反相器，该RC电路连接于VDD和VSS之间，该第一反相器连接于该第二反相器和该RC电路之间，该第二反相器的输出提供一致能信号EN，该第一反相器的输出提供一信号 ，其为EN的反相；以及一禁能电路，用以接收该EN和 信号并可禁能该半导体芯片的一输出驱动器的晶体管。
本发明的一种使一电路免于静电放电伤害的保护方法，该方法包括感测该受保护电路的电源启动；以及当感知该受保护电路电源启动时，禁能该电路的输出驱动器。
举例而言，一半导体芯片的ESD保护电路的实施例包含一ESD感测电路和一禁能电路(disabling circuit)。其中的感测电路包含一RC电路、一第一反相器、和一第二反相器。而RC电路包括一电阻和一电容串联于VDD和VSS之间。第一反相器连接第二反相器和一连结上述电阻和电容的节点之间。第二反相器的输出为一致能信号EN而第一反相器的输出为一信号 其为EN的反相。
举例而言，上述的禁能电路接收EN和 ；其包括一第一PMOS晶体管和一第一NMOS晶体管。第一PMOS晶体管于其栅极接收EN，而第一NMOS晶体管于其栅极接收 。当EN为低电位时，第一PMOS晶体管连接一第二PMOS晶体管至VDD；而当 为高电位时，第一NMOS晶体管连接一第二NMOS晶体管至VSS。
本实施例的诸多特征可经由以下附图进一步被理解。不同附图中相同的数字表示相同的部件。
图1例示一传统半导体芯片的一部分的方块图；图2例示一含有一输出驱动器和一ESD保护电路的传统输出/输入电路的电路图；图3A例示一ESD感测电路的一实施例的电路图；图3B例示一配合输出/输入电路使用的禁能电路的一实施例的电路图。
附图符号说明10半导体芯片12主功能电路14焊垫16输出/输入电路18输出驱动器
20 已知的ESD保护电路22、26、50、54 PMOS晶体管24、28、52、56 NMOS晶体管30 PMOS寄生二极管32 NMOS寄生二极管34 ESD感测电路36 RC电路38 电阻40 电容42 节点44 第一反相器46 第二反相器48 禁能电路具体实施方式
本发明提出保护半导体芯片或其它计算机组件免于瞬时(transient)和静电放电事件的伤害的电路及方法。由于已知的ESD保护线路在多数情况下均能正常运作，并不需要完全重新设计。针对已知技术无法在所有可能情况下完全保护芯片，本发明将加入一额外电路以补传统ESD保护电路的不足。本发明提出一可感测ESD事件的ESD保护电路，其于感知ESD事件时将输出驱动器的晶体管禁能。输出驱动器的晶体管一旦关闭，破坏性的电流将被阻绝而不会由此流过。ESD电流将被安全地导入于顺向偏压或逆向偏压模式运作的二极管30和32。因此，即使一ESD事件意外启动半导体芯片而一杂乱的信号状态试图导通输出驱动器中的晶体管，依据本发明的实施例仍然能保护芯片免于ESD所伤。
图3A为一ESD感测电路34的一实施例的电路图。此ESD感测电路34包括一RC电路36，其具有至少一电阻组件38和至少一电容组件40串联于VDD和VSS(地)之间。此RC电路36的输出位于电阻38和电容40间的一节点42。节点42连接的串联的反相器组，其包括一第一反相器44和一第二反相器46。第二反相器46的输出为一致能信号EN。第一反相器的输出为一信号 ，其为信号EN的反相。虽然RC电路36最好置于较接近芯片中相对的焊垫处，其可视需要置于芯片中任何位置。基本上，ESD感测电路34将感知芯片被正常电压源或ESD脉冲所启动，当VDD起来时，不管是由于一ESD脉冲或是连接至正常电压源，ESD感测电路34将提供被设置成将输出驱动器关闭的致能或禁能信号至少一段足以耗尽ESD脉冲的时间。
RC电路36中电阻38和电容40的数值将被适当选择以提供一时间特性，其使得在ESD脉冲期间，RC电路36于节点42的输出不至于上升到一破坏性电压并且不会升高到足以切换反相器44。例如，电阻38和电容40的时间常数可选定为大约1微秒(μsec)或多一些，其足以涵盖ESD脉冲的宽度，通常是大约10奈秒(nanosecond，十亿分之一秒)电位的持续时间。以此推算，电阻38的值约为1Mohm(百万奥姆)而电容40的值可约为1pF(兆分之一法拉第)。
以下说明RC电路36的运作，假设芯片的初始条件为未安装于电路上，且各个节点和接脚实体上不带电。在此芯片遇到ESD袭击之前，其接脚均处于实质上接地的浮接状态。如果一ESD脉冲或其它瞬时启动VDD电源端，RC电路36将会基于其时间常数在输出节点42逐步累积一电压。因为跨电容40的电压无法瞬间改变，其初始值为零伏特，或VSS。跨过电阻38的电位差导致一从VDD流到节点42的电流。此电流逐渐对电容40充电使得节点42的电压渐渐升高，直到节点42的电压等于VDD而跨过电阻38的电位差变成零为止。典型的ESD脉冲持续时间通常大约十奈秒，远小于电容40的充电时间。当芯片启动时，RC电路36固有的时间常数限制芯片启动完成所需的时间。例如，若其时间常数为1微秒，则其输出就会关闭约1微秒。因为ESD的持续时间远小于此，芯片的输出将会在ESD脉冲期间关闭，而电流则流过刻意设计的崩溃机制。
在ESD脉冲强加于芯片之前，其接脚为中性不带电，RC电路36的输出为低电位。当一ESD脉冲启动芯片，其中的反相器将被启动。由于节点42的初始状态为低电位，第一反相器44将输出一高电位的 信号而第二反相器46将输出一低电位的EN信号。即使在ESD被感知时，前述信号在ESD脉冲持续时间将维持不变，因为电容40的充电时间相对极慢。在某一阈值电压(threshold voltage)，反相器44和46会切换其状态，使得EN为高电位而 为低电位。由于其相当慢速的充电，该反相器在极短的ESD脉冲期间不会抵达此阈值电压。就正常的电源启动而言，有意义的事件的变化电位是在毫秒级，相对于此，该反相器状态的切换在极短的延迟内即完成。
图3B为一禁能电路48的一实施例的电路图，其提供控制信号予输出/输入电路16，输出/输入电路16包含一输出驱动器18和一ESD保护电路20。输出驱动器18和ESD保护电路20的功能如同说明第2图时的描述。然而，相对于已知的先前技术，输出驱动器18，如同以下将说明的，亦同时接收来自禁能电路48的信号。禁能电路48接收来自第3A图中的ESD感测电路34的EN和 信号。禁能电路48包含一连接于VDD和PG输入点之间的PMOS晶体管50、并联于PG和NG输入点之间的一NMOS晶体管52和一PMOS晶体管54、以及一连接于NG输入点和VSS之间的NMOS晶体管56。如前所述，当芯片遭遇一ESD脉冲后的瞬间，EN信号将是低电位而 信号则是高电位。在ESD脉冲启动VDD而ESD感测电路感知该ESD的瞬间，En和 会保持在其原来的状态。在此状态下，PMOS晶体管50和NMOS晶体管56会被导通，而将输出驱动器18中的PMOS晶体管22的输入(即栅极)连接到VDD，且将输出驱动器18中的NMOS晶体管24的输入(即栅极)连接到VSS。也就是说，PMOS晶体管22和NMOS晶体管24均被关闭，而袭击此焊垫的ESD电流将无从流过其内的晶体管而造成伤害。同时，EN和 也将关闭晶体管52和54而分隔PG输入点与NG输入点，也分隔VDD和VSS。
正常运作时，若芯片被以一正常电压源启动，输出驱动器18于一开始将被禁能。当RC电路36在一短暂的启动程序后，例如1微秒之后，达到一稳定状态，节点42的电压将充电至阈值电压而导致EN和 信号反相。此时，PMOS晶体管50和NMOS晶体管56会被关闭，而移除连接至输出驱动器18中晶体管22和24的栅极控制禁能信号，使其运作于正常的状态。
其应可看出，禁能电路48可被视为一三态装置。在第一状态，当其被一ESD脉冲或一正常电压源启动，PMOS晶体管22和NMOS晶体管24均被关闭，使得焊垫浮接。正常运作时，芯片的主功能电路可能导通PMOS晶体管22而关闭NMOS晶体管24，此为第二状态。此时焊垫为高电位。第三状态则是当主功能电路关闭PMOS晶体管22而导通NMOS晶体管24。此时焊垫切换至低电位。
如图3B所示的实施例，当EN输入一高电位至NMOS晶体管52而 输入一低电位至PMOS晶体管56时，PG和NG输入点将形同互相连接。其应被了解，为了单纯化，晶体管52或晶体管54其中的一可被省略。就此例而言，当EN是高电位而 是低电位时，仅需要一个晶体管来连接PG和NG输入点。
或者，禁能电路48亦可被配置成NMOS晶体管52和PMOS晶体管54二者皆省略。此种配置方式将使得正常运作时，PG和NG输入点彼此分隔。因此，在电源启动期间，当VDD加到PMOS晶体管22而VSS加到NMOS晶体管24时，PG和NG输入点将会互相隔绝。芯片的主功能电路可依据此实施例设计，分别切换PG和NG输入点。在将PG和NG输入点反相之前，主功能电路在切换其中之一至高电位前，可暂时关闭此二晶体管。就此例而言，VDD和VSS之间将产生一低阻抗通道，而浪费能量。
以上实施例仅是可能的实作范例。许多变异或修改均可在不脱离本披露的原理下实现。该变异或修改均应视为在本披露范畴之内而为本发明的权利要求所保护。
权利要求
1.一种使一半导体芯片免于静电放电事件伤害的保护电路，包含一ESD感测电路，包含一RC电路、一第一反相器、和一第二反相器，该RC电路连接于VDD和VSS之间，该第一反相器连接于该第二反相器和该RC电路之间，该第二反相器的输出提供一致能信号EN，该第一反相器的输出提供一信号 ，其为EN的反相；以及一禁能电路，用以接收该EN和 信号并可禁能该半导体芯片的一输出驱动器的晶体管。
2.如权利要求1所述的电路，其中上述的RC电路包含一电阻和一电容串联于VDD和VSS之间。
3.如权利要求1所述的电路，其中上述的禁能电路包含一第一PMOS晶体管，其栅极接收该EN信号且当EN为低电位时将一第二PMOS晶体管连接至VDD；以及一第一NMOS晶体管，其栅极接收该 信号且当 为高电位时将一第二NMOS晶体管连接至VSS。
4.如权利要求3所述的电路，其中该第二PMOS晶体管和该第二NMOS晶体管为该输出驱动器的一部份。
5.如权利要求4所述的电路，其中上述第二PMOS晶体管的栅极接收一栅极控制信号PG而该第二NMOS晶体管的栅极接收一栅极控制信号NG。
6.如权利要求3所述的电路，其中上述的禁能电路还包含一第三PMOS晶体管，其被连接于该第二PMOS晶体管的栅极和该第二NMOS晶体管的栅极之间；以及一第三NMOS晶体管，其被连接于该第二PMOS晶体管的栅极和该第二NMOS晶体管的栅极之间。
7.如权利要求6所述的电路，其中上述第三PMOS晶体管的栅极接收该 信号而该第三NMOS晶体管的栅极接收该EN信号。
8.一种使一电路免于静电放电伤害的保护方法，该方法包括感测该受保护电路的电源启动；以及当感知该受保护电路电源启动时，禁能该电路的输出驱动器。
9.如权利要求8所述的保护电路免于静电放电伤害的方法，其中上述感测该受保护电路的电源启动包括感测该电路因ESD事件而启动电源。
10.如权利要求9所述的保护电路免于静电放电伤害的方法，还包括提供一RC电路以感测该受保护电路的电源启动。
11.如权利要求10所述的保护电路免于静电放电伤害的方法，其中上述感测该受保护电路的电源启动还包括对该RC电路的一电容以一速率充电，该速率不允许其于一ESD脉冲期间达到一破坏性电压。
12.如权利要求8所述的保护电路免于静电放电伤害的方法，其中上述的禁能该电路的输出驱动器还包括关闭该输出驱动器的一PMOS晶体管，以将该PMOS晶体管的栅极连接到VDD；以及关闭该输出驱动器的一NMOS晶体管，以将该NMOS晶体管的栅极连接到VSS。
全文摘要
一种使一电路免于静电放电伤害的保护电路和方法。其中该方法包括检测一受保护电路的电源是否启动并于电路电源启动时禁能该电路的输出驱动器。该ESD保护电路包含一ESD感测电路和一禁能电路。ESD感测电路包含一连接于VDD和VSS间的RC电路以及一连接于一第二反相器和一节点间的第一反相器，该节点于RC电路中连接一电阻和一电容。禁能电路包含第一PMOS晶体管和第一NMOS晶体管，该第一PMOS晶体管自第二反相器接收一EN信号，而第一NMOS晶体管自第一反相器接收一
文档编号H01L27/02GK1953178SQ200610077118
公开日2007年4月25日 申请日期2006年4月27日 优先权日2005年10月21日
发明者蒂莫西·戴维斯 申请人:威盛电子股份有限公司