专利名称：非易失性存储器的制造方法
技术领域：
本发明涉及一种半导体元件，且特别是涉及一种非易失性存储器的制造方法。
背景技术：
非易失性存储器元件由于具有可多次数据的存入、读取、抹除等操作，且存入的数据在断电后也不会消失的优点，因此已成为个人计算机和电子设备所广泛采用的一种存储器元件。
典型的非易失性存储器元件，一般是被设计成具有堆叠栅极(Stacked-Gate)结构，其中包括以掺杂多晶硅制作的浮置栅极(Floating Gate)与控制栅极(Control Gate)。浮置栅极位于控制栅极和基底之间，且处于浮置状态，没有和任何电路相连接，而控制栅极则与字线(Word Line)相接，此外还包括隧穿氧化层(Tunneling Oxide)和栅间介电层(Inter-Gate Dielectric Layer)分别位于基底和浮置栅极之间以及浮置栅极和控制栅极之间。
在目前提高元件集成度的趋势下，会依据设计规则缩小元件的尺寸，通常浮置栅极与控制栅极之间的栅极耦合率(Gate Coupling Ratio)越大，其操作所需的工作电压将越低。而提高栅极耦合率的方法包括增加栅间介电层的电容或减少隧穿氧化层的电容。其中，增加栅间介电层电容的方法为增加控制栅极层与浮置栅极之间所夹的面积。然而，随着半导体元件集成度增加，现有的堆叠栅极结构，并无法增加控制栅极层与浮置栅极之间所夹的面积，而产生无法达到增加栅极耦合率以及增加元件集成度的问题。
另一方面，与非门(NAND)型阵列的闪存结构是使各存储单元串接在一起，其集成度与面积利用率比或非门(NOR)型阵列的闪存好，已经广泛地应用在多种电子产品中。但是，在制作与非门型阵列闪存时，往往需要两道以上的光掩模才能将浮置栅极与控制栅极定义出来。也就是说，需进行两次以上的光刻、蚀刻工艺才能完成。
发明内容
有鉴于此，本发明的目的就是在提供一种非易失性存储器的制造方法，可以减少所使用的光掩模数，并且提高元件的集成度。
本发明的另一目的是提供一种非易失性存储器的制造方法，可以增加浮置栅极与控制栅极之间所夹的面积，而提高栅极耦合率，并提升元件效能。
本发明提出一种非易失性存储器的制造方法，包括下列步骤。首先，提供基底，此基底中已形成有往第一方向延伸的多个隔离结构。这些隔离结构突出于基底表面，且在隔离结构之间的基底上已形成有第一掩模层。在基底上形成第二掩模层，此第二掩模层覆盖住隔离结构与第一掩模层。图案化第二掩模层与第一掩模层，以形成往第二方向延伸的多个开口。这些开口暴露出部分基底表面与部分隔离结构的表面，且第一方向与第二方向交错。在基底上形成隧穿介电层后，在开口中形成分别具有凹陷部的多个筒状浮置栅极，这些筒状浮置栅极分别位于相邻的两隔离结构与第一掩模层所包围的位置上。在基底上形成栅间介电层。然后，在开口中分别形成多个控制栅极，这些控制栅极并填满筒状浮置栅极的凹陷部。
依照本发明的优选实施例所述的非易失性存储器的制造方法，在开口中形成分别具有凹陷部的多个筒状浮置栅极的步骤如下。先在基底上形成共形的第一导体层，并移除部分第一导体层，直到暴露出第二掩模层的表面。接着，在基底上形成牺牲材料层，并移除部分牺牲材料层，直到暴露出第二掩模层的表面。之后，移除部分第一导体层，直到暴露出隔离结构的表面。然后，移除牺牲材料层。
依照本发明的优选实施例所述的非易失性存储器的制造方法，在开口中形成分别具有凹陷部的筒状浮置栅极之后，还包括移除部分隔离结构，使隔离结构的顶部低于筒状浮置栅极的顶部。
依照本发明的优选实施例所述的非易失性存储器的制造方法，上述的第一掩模层与基底之间还包括形成有垫层。
依照本发明的优选实施例所述的非易失性存储器的制造方法，在图案化第二掩模层与第一掩模层的步骤之后与形成隧穿介电层的步骤之前，还包括移除部分垫层。
依照本发明的优选实施例所述的非易失性存储器的制造方法，上述的垫层的材料与隔离结构的材料相同。
依照本发明的优选实施例所述的非易失性存储器的制造方法，在移除垫层的同时，还包括移除部分隔离结构。
依照本发明的优选实施例所述的非易失性存储器的制造方法，上述的栅间介电层的材料包括氧化硅/氮化硅/氧化硅。
依照本发明的优选实施例所述的非易失性存储器的制造方法，在基底上形成控制栅极的步骤之后，还包括移除第一掩模层与第二掩模层。
依照本发明的优选实施例所述的非易失性存储器的制造方法，在基底上形成控制栅极的步骤如下。先在基底上形成第二导体层，并以第二掩模层为终止层，移除部分第二导体层。
本发明提出一种非易失性存储器的制造方法，包括下列步骤。首先提供基底，此基底中已形成有往第一方向延伸的多个隔离结构。这些隔离结构突出于基底表面，且隔离结构之间的基底上已形成有第一掩模层。在基底上形成第二掩模层后，图案化第二掩模层与第一掩模层，以形成往第二方向延伸的多个开口。这些开口暴露出部分基底表面与部分隔离结构的表面，且第一方向与第二方向交错。然后，依序在基底上形成隧穿介电层与共形的第一导体层。移除部分第一导体层，直到暴露出第二掩模层的表面后，在基底上形成牺牲材料层。然后，移除部分牺牲材料层，直到暴露出第一导体层的表面。之后，移除部分第一导体层，直到暴露出隔离结构的表面，以形成分别具有凹陷部的多个筒状导体块。移除牺牲材料层，并在基底上形成栅间介电层。在基底上形成第二导体层，此第二导体层填入筒状导体块的凹陷部并填满开口。之后，在第二导体层两侧的基底中形成多个掺杂区。
依照本发明的优选实施例所述的非易失性存储器的制造方法，上述的牺牲材料层的材料包括光致抗蚀剂材料。
依照本发明的优选实施例所述的非易失性存储器的制造方法，移除牺牲材料层之后，还包括移除部分隔离结构，使隔离结构的顶部低于筒状导体块的顶部。
依照本发明的优选实施例所述的非易失性存储器的制造方法，在第一掩模层与基底之间还包括形成有垫层。
依照本发明的优选实施例所述的非易失性存储器的制造方法，在图案化第二掩模层与第一掩模层的步骤之后与形成隧穿介电层的步骤之前，还包括移除部分垫层。
依照本发明的优选实施例所述的非易失性存储器的制造方法，垫层的材料与隔离结构的材料相同。
依照本发明的优选实施例所述的非易失性存储器的制造方法，在移除垫层的同时，还包括移除部分隔离结构。
依照本发明的优选实施例所述的非易失性存储器的制造方法，栅间介电层的材料包括氧化硅/氮化硅/氧化硅。
依照本发明的优选实施例所述的非易失性存储器的制造方法，在基底上形成第二导体层的步骤之后，还包括移除第一掩模层与第二掩模层。
依照本发明的优选实施例所述的非易失性存储器的制造方法，在基底上形成第二导体层的步骤如下。先在基底上形成第二导体层。然后，以第二掩模层为终止层，移除部分第二导体层。
本发明的非易失性存储器的制造方法，由于利用第一掩模层与第二掩模层的形成，先定义出浮置栅极与控制栅极的图案，而在后续制作浮置栅极与控制栅极时，可以利用第一掩模层与第二掩模层为自对准掩模，无须再进行光刻蚀刻等步骤，能够减少工艺的光掩模数，进而节省制造成本。
而且，由于不必对于第一导体层、第二导体层直接进行光刻、蚀刻等步骤，因此，还可以避免由于线宽缩小所导致的在导体层之间形成微桥接的情形，进而预防短路现象。这也就是说，本发明所采用的存储器的制造方法，可以制造线宽更窄的存储器，达到提高元件集成度的功效。
此外，本发明的非易失性存储器的制造方法，可制作出具有凹陷部的筒状浮置栅极(导体块)。而控制栅极填入筒状浮置栅极的凹陷部，因此浮置栅极与控制栅极之间的面积可以增加，进而提升存储器的栅极耦合率，降低存储器在操作时所需的电压，而提升元件的效能。
为让本发明的上述和其它目的、特征和优点能更明显易懂，以下配合附图以及优选实施例，以更详细地说明本发明。
图1A至图1F为绘示本发明的实施例的一种非易失性存储器的制造流程上视图。
图2A至图2F为分别绘示图1A至图1F中沿A-A’线的剖面示意图。
图3A至图3F为分别绘示图1A至图1F中沿B-B’线的剖面示意图。
图4A至图4F为分别绘示图1A至图1F中沿C-C’线的剖面示意图。
简单符号说明100基底102隔离结构104有源区106垫层108、110掩模层112开口114凹陷116隧穿介电层118、128、128a导体层118a筒状导体块120牺牲材料层122凹陷部124下凹126栅间介电层130掺杂区具体实施方式
图1A至图1F为绘示本发明的实施例的一种非易失性存储器的制造流程上视图。图2A至图2F2分别绘示图1A至图1F中沿A-A’线的剖面示意图。图3A至图3F为分别绘示图1A至图1F中沿B-B’线的剖面示意图。图4A至图4F为分别绘示图1A至图1F中沿C-C’线的剖面示意图。其中，A-A’线是沿着字线的切线；B-B’线是沿着有源区的切线；C-C’是沿着隔离结构的切线。
本发明所提出的非易失性存储器的制造方法例如是适用于形成与非门型阵列的闪存，当然，此制造方法亦可用于形成其它种类的非易失性存储器。
请参照图1A、图2A、图3A与图4A，首先提供基底100。基底100例如是硅基底。在基底100中已形成有多个隔离结构102，这些隔离结构102突出于基底100表面，以定义出有源区104。
隔离结构102例如是往X方向延伸。隔离结构102之间的基底100上已形成有垫层106与掩模层108。隔离结构102例如是浅沟槽隔离结构，其形成方法例如是先在基底100上依序形成整层垫层106与整层掩模层108，之后图案化掩模层108与垫层106，以形成暴露基底100的开口(未绘示)。然后，以掩模层108为掩模蚀刻基底100，而在基底100中形成多个沟槽(未绘示)，之后再于沟槽中填入绝缘材料而形成之。
垫层106的材料例如是氧化硅，其形成方法例如是热氧化法。掩模层108的材料例如是氮化硅，其形成方法例如是化学气相沉积法。沟槽中所填入的绝缘材料例如是氧化硅。
接着，在基底100上形成另一层掩模层110。掩模层110的材料可以是与掩模层108相同的材料，例如是氮化硅，其形成方法例如是化学气相沉积法。而且，掩模层108与掩模层110的材料与隔离结构102的材料具有不同的蚀刻选择性。
请参照图1B、图2B、图3B与图4B，图案化掩模层110与掩模层108，形成多个开口112。这些开口112例如是往Y方向延伸，并暴露出部分垫层106的表面与部分隔离结构102的表面。图案化掩模层110与掩模层108的方法例如是利用光刻蚀刻工艺而形成之。由于掩模层110与掩模层108的材料与隔离结构102的材料具有不同的蚀刻选择性，因此隔离结构102不会受到蚀刻，而得以保留下来。
请参照图1C、图2C、图3C与图4C，移除垫层106。移除垫层106的方法例如是湿式蚀刻法。在本实施例中，由于隔离结构102的材料与垫层106的材料相同，因此在移除垫层106的同时，也会移除掉部分的隔离结构102，而形成如图2C中的凹陷114，并使两相邻隔离结构102的突出基底100表面部分的间距变大。
接着，在基底100上形成一层隧穿介电层116。隧穿介电层116的材料例如是氧化硅。隧穿介电层116的形成方法例如是热氧化法。
然后，在基底100上形成一层导体层118。导体层118例如是共形于基底100表面。导体层118的材料例如是掺杂多晶硅，其形成方法例如是利用化学气相沉积法形成一层未掺杂多晶硅层后(未绘示)，进行离子注入步骤以形成之；或者是采用临场注入掺杂物的方式以化学气相沉积法形成之。然后，移除部分导体层118直到暴露出掩模层110的表面。移除部分导体层118的方法例如是化学机械研磨法。而且，在以化学机械研磨法移除部分导体层118时，例如是以掩模层110作为研磨终止层。此外，掩模层110表面高于隔离结构102表面，因此隔离结构102上方的导体层118将不会完全被化学机械研磨法移除。
然后，在基底100上形成一层牺牲材料层120，此牺牲材料层120填满开口112。牺牲材料层120的材料例如是光致抗蚀剂材料或底层抗反射蚀刻材料。牺牲材料层120的形成方法例如是旋转涂布法。
然后，请参照图1D、图2D、图3D与图4D，移除部分牺牲材料层120直到暴露出掩模层110的表面。移除部分牺牲材料层120的方法例如是化学机械研磨法。而且，在以化学机械研磨法移除部分牺牲材料层120时，例如是以隔离结构102上方的导体层118作为研磨终止层。
之后，移除隔离结构102上的导体层118，使导体层118的表面等于隔离结构102的表面(未绘示)，而使导体层118被分隔成分别具有凹陷部122的多个筒状导体块118a。移除部分导体层118的方法例如是以牺牲材料层120为掩模进行回蚀刻法。此时，相邻的两隔离结构102与相邻的两掩模层108分隔出筒状导体块118a，此筒状导体块118a即作为浮置栅极之用。亦即，本发明的筒状导体块118a分别位于相邻的两隔离结构102与掩模层108所包围的位置上。
然后，请参照图1E、图2E、图3E与图4E，移除牺牲材料层120。移除牺牲材料层120的方法例如是湿式去光致抗蚀剂法。接着，移除部分隔离结构102，使隔离结构102的顶面低于筒状导体块118a的顶面，而形成如图2E与图4E中的下凹124。移除部分隔离结构102的方法例如是蚀刻法。
接着，在基底100上形成栅间介电层126。栅间介电层126的材料例如是氧化硅/氮化硅/氧化硅，其形成方法例如是利用化学气相沉积法依序形成一层氧化硅层、一层氮化硅与一层氧化硅层。当然，栅间介电层126的材料还可以是氧化硅、氮化硅或氧化硅/氮化硅等材料，其形成方法例如是依照其材料以不同的反应气体进行化学气相沉积法。
之后，在基底100上形成填满开口112的另一层导体层128。导体层128并填满筒状导体块118a的凹陷部122。
导体层128的材料例如是金属、金属硅化物或掺杂多晶硅等适当的导体材料。导体层128的形成方法例如是依其材料选用物理气相沉积法或化学气相沉积法。
接着，请参照图1F、图2F、图3F与图4F，移除部分导体层128，而形成只位于开口112内的导体层128a。导体层128a即作为控制栅极之用。移除部分导体层128的方法例如是化学机械研磨法或是回蚀刻法。在移除部分导体层128时，例如是以掩模层110作为研磨终止层或蚀刻终止层。而且，在移除部分导体层128时，由于栅间介电层126的厚度不大，因此掩模层110上的栅间介电层126也可能会一并被移除。此外，掩模层110表面高于浮置栅极118a，因此导体层128a在图2F中为连续无间断的控制栅极。
接着，移除掩模层110、掩模层108后，在导体层128a两侧的基底100中形成多个掺杂区130。移除掩模层110、掩模层108与垫层106的方法例如是干式或湿式蚀刻法。掺杂区130的形成方法例如是以导体层128a为掩模，进行掺杂物注入工艺，注入的掺杂物例如是N型掺杂物。当然移除垫层106，其端视工艺的需求而定。至于后续完成非易失性存储器的工艺为本领域技术人员所周知，在此不再赘述。
本发明提出的非易失性存储器的制造方法，利用制作字线的光掩模图案化掩模层110、掩模层108，而先将欲形成的栅极图案定义出来，再依序形成浮置栅极(导体层118a)与控制栅极(导体层128a)。由于栅极的图案已经定义，因此浮置栅极与控制栅极的形成仅需利用掩模层110、掩模层108的自对准掩模，无须再进行光刻蚀刻等步骤，可以节省光掩模数目与成本。
而且，本发明的非易失性存储器的制造方法，可制作出具有凹陷部的筒状浮置栅极(导体层118a)，而控制栅极(导体层128a)填入筒状浮置栅极(导体层118a)的凹陷部。因此浮置栅极(导体层118a)与控制栅极(导体层128a)之间的面积可以增加，进而提升存储器的栅极耦合率。同样的，凹陷114与下凹124的形成，也都可以增加浮置栅极(导体层118a)与控制栅极(导体层128a)之间的面积，进而提升存储器的栅极耦合率。栅极耦合率(Coupling Ratio)值越高，则存储器在操作时所需的电压越低，元件的效率也会随之提高。
综上所述，本发明利用掩模层的形成，先定义出浮置栅极与控制栅极的图案，而在后续制作浮置栅极与控制栅极时，可以利用掩模层为自对准掩模，无须再进行光刻蚀刻等步骤，能够减少工艺的光掩模数，进而节省制造成本。
而且，由于不必对在导体层直接进行光刻、蚀刻等步骤，因此，还可以避免由于线宽缩小所导致在导体层之间形成微桥接的情形，进而预防短路现象。这也就是说，本发明所采用的存储器的制造方法，可以制造线宽更窄的存储器，达到提高元件集成度的功效。
此外，本发明的非易失性存储器的制造方法，可制作出具有凹陷部的筒状浮置栅极。而控制栅极填入筒状浮置栅极的凹陷部，因此浮置栅极与控制栅极之间的面积可以增加，进而提升存储器的栅极耦合率，降低存储器在操作时所需的电压，而提升元件的效能。
虽然本发明以优选实施例揭露如上，然而其并非用以限定本发明，本领域的技术人员在不脱离本发明的精神和范围内，可作些许的更动与润饰，因此本发明的保护范围应当以后附的权利要求所界定者为准。
权利要求
1.一种非易失性存储器的制造方法，包括提供基底，所述基底中已形成有往第一方向延伸的多个隔离结构，所述隔离结构在所述基底表面突出，且所述隔离结构之间的所述基底上已形成有第一掩模层；在所述基底上形成第二掩模层，所述第二掩模层覆盖住所述隔离结构与所述第一掩模层；图案化所述第二掩模层与所述第一掩模层，形成往第二方向延伸的多个开口，所述开口暴露出部分所述基底表面与部分所述隔离结构的表面，所述第一方向与所述第二方向交错；在所述基底上形成隧穿介电层；在所述开口中形成分别具有凹陷部的多个筒状浮置栅极，所述筒状浮置栅极分别位在相邻的两所述隔离结构与所述第一掩模层所包围的位置上；在所述基底上形成栅间介电层；以及在所述开口中分别形成多个控制栅极，所述控制栅极并填满所述筒状浮置栅极的所述凹陷部。
2.如权利要求1所述的非易失性存储器的制造方法，其中在所述开口中形成分别具有所述凹陷部的多个筒状浮置栅极的步骤包括在所述基底上形成共形的第一导体层；移除部分所述第一导体层，直到暴露出所述第二掩模层的表面；在所述基底上形成牺牲材料层；移除部分所述牺牲材料层，直到暴露出所述第二掩模层的表面；移除部分所述第一导体层，直到暴露出所述隔离结构的表面；以及移除所述牺牲材料层。
3.如权利要求1所述的非易失性存储器的制造方法，其中在所述开口中形成分别具有所述凹陷部的所述筒状浮置栅极之后，还包括移除部分所述隔离结构，使所述隔离结构的顶部低在所述筒状浮置栅极的顶部。
4.如权利要求1所述的非易失性存储器的制造方法，其中在所述第一掩模层与所述基底之间还包括形成有垫层。
5.如权利要求4所述的非易失性存储器的制造方法，其中在图案化所述第二掩模层与所述第一掩模层的步骤之后与形成所述隧穿介电层的步骤之前，还包括移除部分所述垫层。
6.如权利要求4所述的非易失性存储器的制造方法，其中所述垫层的材料与所述隔离结构的材料相同。
7.如权利要求5所述的非易失性存储器的制造方法，其中在移除所述垫层的同时，还包括移除部分所述隔离结构。
8.如权利要求1所述的非易失性存储器的制造方法，其中所述栅间介电层的材料包括氧化硅/氮化硅/氧化硅。
9.如权利要求1所述的非易失性存储器的制造方法，其中在所述基底上形成所述控制栅极的步骤之后，还包括移除所述第一掩模层与所述第二掩模层。
10.如权利要求1所述的非易失性存储器的制造方法，其中在所述基底上形成所述控制栅极的步骤包括在所述基底上形成第二导体层；以及以所述第二掩模层为终止层，移除部分所述第二导体层。
11.一种非易失性存储器的制造方法，包括提供一基底，所述基底中已形成有往第一方向延伸的多个隔离结构，所述隔离结构在所述基底表面突出，且所述隔离结构之间的所述基底上已形成有第一掩模层；在所述基底上形成第二掩模层；图案化所述第二掩模层与所述第一掩模层，形成往第二方向延伸的多个开口，所述开口暴露出部分所述基底表面与部分所述隔离结构的表面，所述第一方向与所述第二方向交错；在所述基底上形成隧穿介电层；在所述基底上形成共形的第一导体层；移除部分所述第一导体层，直到暴露出所述第二掩模层的表面；在所述基底上形成牺牲材料层；移除部分所述牺牲材料层，直到暴露出所述第一导体层的表面；移除部分所述第一导体层，直到暴露出所述隔离结构的表面，以形成分别具有一凹陷部的多个筒状导体块；移除所述牺牲材料层；在所述基底上形成栅间介电层；在所述基底上形成第二导体层，所述第二导体层填入所述筒状导体块的所述凹陷部并填满所述开口；以及在所述第二导体层两侧的所述基底中形成多个掺杂区。
12.如权利要求11所述的非易失性存储器的制造方法，其中所述牺牲材料层的材料包括光致抗蚀剂材料。
13.如权利要求11所述的非易失性存储器的制造方法，其中移除所述牺牲材料层之后，还包括移除部分所述隔离结构，使所述隔离结构的顶部低在所述筒状导体块的顶部。
14.如权利要求11所述的非易失性存储器的制造方法，其中在所述第一掩模层与所述基底之间还包括形成有垫层。
15.如权利要求14所述的非易失性存储器的制造方法，其中在图案化所述第二掩模层与所述第一掩模层的步骤之后与形成所述隧穿介电层的步骤之前，还包括移除部分所述垫层。
16.如权利要求14所述的非易失性存储器的制造方法，其中所述垫层的材料与所述隔离结构的材料相同。
17.如权利要求15所述的非易失性存储器的制造方法，其中在移除所述垫层的同时，还包括移除部分所述隔离结构。
18.如权利要求11所述的非易失性存储器的制造方法，其中所述栅间介电层的材料包括氧化硅/氮化硅/氧化硅。
19.如权利要求11所述的非易失性存储器的制造方法，其中在所述基底上形成所述第二导体层的步骤之后，还包括移除所述第一掩模层与所述第二掩模层。
20.如权利要求11所述的非易失性存储器的制造方法，其中在所述基底上形成所述第二导体层的步骤包括在所述基底上形成所述第二导体层；以及以所述第二掩模层为终止层，移除部分所述第二导体层。
全文摘要
一种非易失性存储器的制造方法。首先提供已形成有多个隔离结构的基底，这些隔离结构突出于基底表面，且隔离结构之间的基底上已形成有第一掩模层。接着在基底上形成第二掩模层。之后，图案化第二掩模层与第一掩模层，形成多个开口，开口暴露出部分基底表面与隔离结构表面。继而在基底上形成隧穿介电层与具有凹陷部的筒状浮置栅极，所述筒状浮置栅极分别位于相邻的两隔离结构与第一掩模层所包围的位置上。然后在基底上形成栅间介电层。再在基底上形成控制栅极，填满开口。
文档编号H01L21/336GK101064284SQ20061007705
公开日2007年10月31日 申请日期2006年4月26日 优先权日2006年4月26日
发明者张格荥, 张骕远 申请人:力晶半导体股份有限公司