专利名称：多芯片结构及具有多芯片结构的多芯片电子装置的制作方法
技术领域：
本发明涉及一种多芯片结构及具有多芯片结构的多芯片电子装置，尤其涉及一种提高工艺成品率且降低制造成本的多芯片结构及多芯片电子装置。
背景技术：
在半导体产业中，集成电路(integrated circuits，IC)的生产主要可分为三个阶段集成电路的设计(IC design)、集成电路的制作(IC process)及集成电路的封装(IC package)。
在集成电路的制作中，芯片(chip)是经由晶片(wafer)制作、形成集成电路以及切割晶片(wafer sawing)等步骤而完成。晶片具有一有源面(activesurface)，其泛指晶片的具有有源元件(active element)的表面。当晶片内部的集成电路完成之后，晶片的有源面更配置有多个接垫(bonding pad)，以使最终由晶片切割所形成的芯片可经由这些接垫而向外电连接于一承载器(carrier)。承载器例如为一导线架(leadframe)或一封装基板(packagesubstrate)。芯片可以引线接合(wire bonding)或倒装芯片接合(flip chipbonding)的方式连接至承载器上，使得芯片的这些接垫可电连接于承载器的接点，以构成一芯片封装结构。
就倒装芯片接合技术(flip chip bonding technology)而言，通常在晶片的有源面上形成这些接垫之后，会在各个接垫上进行制作一凸块(bump)，以作为芯片电连接外部封装基板之用。由于这些凸块通常以面阵列的方式排列于芯片的有源面上，使得倒装芯片接合技术适于运用在高接点数及高接点密度的芯片封装结构，例如已普遍地应用于半导体封装产业中的倒装芯片/球栅阵列式封装(flip chip/ball grid array package)。此外，相较于引线接合技术，由于这些凸块可提供芯片与承载器之间较短的传输路径，使得倒装芯片接合技术可提升芯片封装结构的电性效能(electrical performance)。
然而，在现今电子产业对于电性效能最大化，低成本与集成电路的高集成度(integration)等的要求下，上述传统上具有单芯片的芯片封装结构已无法完全满足现今电子产业的要求。因此，现今电子产业以发展两种不同的解决方式来企图满足上述要求。其一，将所有核心功能整合于单一芯片中，换言之，将数字逻辑、存储器与模拟等功能完全整合于单一芯片中，此即为系统性芯片(system on chip)的概念。如此，将使得此系统性芯片比传统上的单一芯片具有更多更复杂的功能。然而，系统性芯片的掩模工艺过多、成本过高且成品率过低，因此在实际发展中，系统性芯片的开发仍有不小的阻碍。其二，利用引线接合技术或倒装芯片接合技术使得多个芯片堆叠以形成一种多芯片结构是另一值得努力的方向。
发明内容
本发明的目的是提供一种多芯片结构，其工艺成品率较高且制造成本较低。
为达上述或是其它目的，本发明提出一种多芯片结构，其包括一第一芯片、一第二芯片与多个导电凸块(conductive bump)。第一芯片具有一缓冲区(buffer area)、一内连线区(interconnection area)、一重配置导电区(redistribution conductive area)与一第一表面，其中缓冲区与内连线区为电绝缘，且重配置导电区配置于第一表面上，而第二芯片配置于第一表面上。这些导电凸块配置于第一表面与第二芯片之间，其中第二芯片通过部分这些导电凸块电连接至内连线区，且第二芯片依序通过另一部分这些导电凸块与重配置导电区而电连接至缓冲区。
为达上述或是其它目的，本发明提出一种多芯片结构，其包括一第一芯片、一第二芯片与一电连接模块(electrical connection module)。第一芯片具有一缓冲区与一内连线区与一第一表面，其中缓冲区与内连线区为电绝缘，而第二芯片配置于第一表面上。电连接模块配置于第一芯片与第二芯片上，其中第二芯片通过部分电连接模块而电连接至内连线区，且第二芯片通过另一部分电连接模块而电连接至缓冲区。
为达上述或是其它目的，本发明提出一种多芯片结构，其包括一第一芯片与一第二芯片。第一芯片具有一缓冲区、一内连线区与一第一表面，其中缓冲区与内连线区为电绝缘。第二芯片配置于第一表面上，其中第二芯片分别电连接至内连线区与缓冲区。第二芯片会输出一第一类信号和一第二类信号，且第一类信号输入内连线区内，以参与第一芯片的运算操作，而第二类信号输入缓冲区。
本发明的多芯片结构实施例可进一步装设在一电路板上，而成为一种多芯片电子装置的实施例。此多芯片电子装置包括一电路板、设置于该电路板上的一第一芯片、设置于该第一芯片上的一第二芯片、以及设置于该第一芯片内的多个导电贯孔。其中，该第一芯片具有一缓冲区、一内连线区、一第一表面与一第二表面，而该缓冲区与该内连线区为电绝缘。该第二芯片配置于该第一表面上，其中该第二芯片会输出一第一类信号和一第二类信号，且该第一类信号会输入该内连线区内，以参与该第一芯片的运算操作，而该第二类信号会输入该缓冲区。此外，多个导电贯孔设置于该缓冲区内，且由该第一表面延伸至该第一芯片的相对于该第一表面的该第二表面，其中该第二类信号会经过所述导电贯孔而输入该电路板。
为让本发明的上述和其它目的、特征和优点能更明显易懂，下文特举优选实施例，并配合附图，作详细说明如下。
图1A绘示本发明第一实施例的一种多芯片结构的侧视剖面示意图；图1B绘示图1A的多芯片结构的俯视示意图；图2A绘示本发明第二实施例的一种多芯片结构的侧视剖面示意图；图2B绘示图2A的多芯片结构的俯视示意图；图3绘示本发明第三实施例的一种多芯片结构的侧视剖面示意图。
附图标记说明10、20、30下一层级的电子装置12、14、22、24、32、34电连接组件100、200、300多芯片结构110、120、210、220、310、320芯片112、212、312缓冲区112a、212a、312a导电贯孔114、214、314内连线区116、119、122表面118、318重配置导电区118a、318a重配置导电迹线
124、224、324接垫130、334、336导电凸块230焊线330电连接模块332可挠性电路板具体实施方式
图1A绘示本发明第一实施例的一种多芯片结构的侧视剖面示意图，图1B绘示图1A的多芯片结构的俯视示意图。请参考图1A与图1B，第一实施例的多芯片结构100包括一芯片110(例如为北桥芯片或南桥芯片)与一芯片120(例如为中央处理器)。必须强调的是，第一实施例与以下的实施例是以两芯片的多芯片结构为例说明。多芯片结构100可配置在下一层级的电子装置10(例如一封装基板、一印刷电路板或另一芯片上)上。
芯片110具有一缓冲区112、一内连线区114与一表面116，其中缓冲区112与内连线区114为电绝缘。换言之，在芯片110中，并无任何内部线路可供缓冲区112与内连线区114作电连接之用。芯片120配置于表面116上，其中芯片120分别电连接至内连线区114与缓冲区112。芯片120会输出(output)一第一类信号和一第二类信号，且第一类信号输入(input)内连线区114内，以参与芯片110的运算操作，而第二类信号输入缓冲区112。
详言之，内连线区114是芯片110执行运算功能的区域，有许多半导体元件和金属线(未绘示)设置于内连线区114内。缓冲区112内并无设置任何半导体元件，缓冲区112和芯片110的运算功能无关，缓冲区112是作为芯片120和下一层级电子装置10之间电连接的桥梁。芯片120设置在芯片110上，芯片120会对外输出第一类信号和第二类信号。第一类信号不过会透过芯片110的缓冲区112传送(deliver)至下一层级的电子装置10，而第二类信号仅会经由芯片110的缓冲区112传输到下一层级的电子装置10。
电连接组件(electrical connection member)12设置在芯片110与芯片120之间，电连接组件12电连接芯片110的内连线区114和芯片120。芯片120的第一类信号会透过电连接组件12传送到芯片110的内连线区114。在必须说明的是，电连接组件12亦可将芯片110的信号传回芯片120，使得芯片120进行下一步的运算。电连接组件14亦设置在芯片110与芯片120之间，电连接组件14电连接芯片110的缓冲区112和芯片120。芯片120的第二类信号会经过第二电连接组件12传送到下一层级的电子装置10。此外，此第二类信号不被提供于芯片110内的运算程序。
换言之，芯片120与芯片110的内连线区114之间传送电信号通常代表芯片120与芯片110之间处于双向沟通(mutual communication)或单向信号传输(one-way signal transmission)的状态。芯片120与内连线区114之间所传送的电信号通常是需要芯片120与芯片110的合作运算处理才可完成。接着，多芯片结构100才将此电信号传送至与芯片110电连接的下一层级的电子装置10。
然而，芯片120与芯片110的缓冲区112之间传送电信号通常代表芯片120与上述下一层级的电子装置10之间处于直接双向沟通或直接单向信号传输的状态。芯片120与缓冲区112之间传送的电信号通常只需要芯片120单独运算处理即可完成，而不需要芯片110的运算处理。接着，芯片120将此电信号通过缓冲区112而传送至下一层级的电子装置10。缓冲区112只作为传送电信号的媒介而不具有任何运算处理的功能。如此，多芯片结构100传送电信号至下一层级的电子装置的接口增加，且效率较高。
进言之，在第一实施例中，多芯片结构100更包括多个导电凸块(conductive bump)130，其配置于芯片110的表面116与芯片120之间。芯片110更可具有一配置于表面116上的重配置导电区118。芯片120通过部分这些导电凸块130(即电连接组件12)电连接至内连线区114，且芯片120可依序通过另一部分这些导电凸块130与重配置导电区118(总体来说即为电连接组件14)，而电连接至缓冲区112。
这些导电凸块130的材质包括单一金属元素或合金，其材质可为含铅材料(例如铅或锡铅合金)或无铅材料，其包括金、铜、锡或镍，而亦可包括含有金、铜、锡或镍的合金或化合物。
在此必须说明的是，第一实施例的缓冲区112包括多个导电贯孔(conductive through hole)112a，且这些导电贯孔112a由表面116延伸至芯片110的另一表面119(通常为有源面)，其中表面116与表面119彼此相对。此外，第一实施例的重配置导电区118包括多条重配置导电迹线(redistribution conductive trace)118a，且芯片120可具有一表面122(通常为有源面)与配置于表面122上的多个接垫124。各个导电贯孔112a位于表面116的一端，可依序通过这些重配置导电迹线118a的其中之一与这些导电凸块130的其中之一，而对应电连接至这些接垫124的其中之一。因此，芯片120的部分这些接垫124可依序通过部分这些导电凸块130、这些重配置导电迹线118a与这些导电贯孔112a，而直接传送电信号至下一层级的电子装置10。
当然，负责传送第一类信号的电连接组件与负责传送第二类信号的电连接组件的结构与外型可依照设计者的需求而有所改变。上述实施例只是用以举例而非限定本发明，以下将针对电连接组件的其它结构与其它外型作说明。
图2A绘示本发明第二实施例的一种多芯片结构的侧视剖面示意图，图2B绘示图2A的多芯片结构的俯视示意图。举例而言，请参考图2A与图2B，第二实施例的多芯片结构200的芯片220是通过多条焊线(bonding wire)230而电连接至芯片210。在此必须说明的是，第二实施例的多芯片结构200内的运作方式以及其与下一层级的电子装置20之间的运作方式与第一实施例的多芯片结构100相似，第二实施例的多芯片结构200与第一实施例的多芯片结构100的差别主要在结构上的差异。
芯片220通过部分这些焊线230(即传送第一类信号的电连接组件22)而电连接至芯片210的内连线区214，且芯片220通过另一部分这些焊线230(即传送第二类信号的电连接组件24)而电连接至芯片210的缓冲区212。此外，这些焊线230的材质包括金。
值得注意的是，由于部分这些焊线230(即电连接组件22)可直接电连接芯片220的部分这些接垫224与缓冲区212的这些导电贯孔212a，因此第二实施例的芯片210通常可不用第一实施例的重配置导电区118(见图1B)的设置。因此，芯片220的部份这些接垫224可依序通过部分这些焊线230与这些导电贯孔212a而直接传送电信号至下一层级的电子装置20。
图3绘示本发明第三实施例的一种多芯片结构的侧视剖面示意图。再举例而言，请参考图3，第三实施例的多芯片结构300更包括一电连接模块(electrical connection module)330，其包括可挠性电路板(flexible circuitboard)332、多个导电凸块334与多个导电凸块336。可挠性电路板332配置于芯片310与芯片320上，这些导电凸块334配置于芯片310与可挠性电路板332之间，而这些导电凸块336配置于芯片320与可挠性电路板332之间。芯片320可依序通过部分这些导电凸块336、部分可挠性电路板332与部分这些导电凸块334而电连接至芯片310的内连线区314。总体来说，上述部分这些导电凸块336、部分可挠性电路板332与部分这些导电凸块334即为传送第一类信号的电连接组件32。
此外，芯片320可依序通过另一部分这些导电凸块336、另一部分可挠性电路板332、另一部分这些导电凸块334与重配置导电区318的这些重配置导电迹线318a，而电连接至芯片310的缓冲区312。总体来说，上述另一部分这些导电凸块336、另一部分可挠性电路板332、另一部分这些导电凸块334与重配置导电区318的这些重配置导电迹线318a即为传送第二类信号的电连接组件34。换言之，在第三实施例中，芯片320的部分这些接垫324可依序通过部分这些导电凸块336、部分可挠性电路板332、部分这些导电凸块334、重配置导电区318的这些重配置导电迹线318a与缓冲区312的这些导电贯孔312a而直接传送电信号于下一层级的电子装置30。
在此必须说明的是，设计者可依照设计需求而改变可挠性电路板332涵盖芯片310与芯片320的范围。因此，若可挠性电路板332可涵盖至缓冲区312的这些导电贯孔312a的上方，那么设计者可省略重配置导电区318的设置，而将可挠性电路板332直接通过部分这些导电凸块334而电连接至这些导电贯孔312a。换言之，芯片320可依序通过部分这些导电凸块336、可挠性电路板332与部分这些导电凸块334而电连接至芯片310的缓冲区312。然而，上述情形并未以图面绘示。
必须强调的是，第三实施例的多芯片结构300内的运作方式以及其与下一层级的电子装置30之间的运作方式与上述实施例的多芯片结构100、200相似，第三实施例的多芯片结构300与上述实施例的多芯片结构100、200的差别主要在结构上的差异。
在本发明的实施例中，芯片110、210、310可以是北桥芯片，芯片120、220、320可以是中央处理器，而电子装置10则可为主机板。关于前述的由芯片(120、220或320)输出的第一类信号和第二类信号，其在中央处理器与北桥芯片的实施例中的概念如下。首先，第一类信号是中央处理器和北桥芯片间所交换的信号，而这些信号的一部份可用来沟通连接到北桥芯片的绘图芯片。另方面，第二类信号可以是中央处理器用来和存储器沟通的信号，而这些信号不会经过北桥芯片的电路而传到存储器。
在传统的计算机系统中，中央处理器、北桥芯片和存储器分别设置在主机板上，中央处理器透过主机板上的电路和北桥芯片与存储器进行信号的传输。现在根据本发明的实施例，提供一个中央处理器加上北桥芯片的多芯片结构，而此多芯片结构和存储器分别设置在主机板上。在多芯片结构中，北桥芯片可分为缓冲区(112、212或312)和内连线区(114、214或314)。在内连线区内交换的信号即是由中央处理器输出的第一类信号。亦即，中央处理器和北桥芯片间的信号传输不再透过主机板，而直接透过多芯片结构中的电连接组件而完成。此外，由中央处理器输出的第二类信号则仅单纯地经由北桥芯片的缓冲区而传送至主机板，再由主机板上的电路将信号传送至存储器。
应注意的是上述中央处理器、北桥芯片和存储器的应用例子只是例示用。本发明的实施例中的第一种芯片(110、210、或310)和第二种芯片(120、220、或320)的应用不必然是中央处理器加上北桥芯片的组合。
进一步，前述实施例的多芯片结构在结合下一层级的电子装置(10、20或30)的情况下，亦属于本发明的实施例。亦即，本发明亦提供前述多芯片结构的应用，其为一种多芯片电子装置，而此装置包括多芯片结构和一电路板(10、20或30)，其中多芯片结构设置于该电路板上。由于图1A、图2A和图3已绘出本发明的多芯片电子装置，且前述的说明已包括多芯片结构与电路板间的结构上或操作上关系，故不再赘述。
综上所述，本发明多芯片结构具有以下的优点一、由于本发明的多芯片结构的这些芯片的其中之一可与这些芯片的其中另一的内连线区共同运算处理才传输电信号于下一层级的电子装置，或这些芯片的其中之一透过这些芯片的其中另一的缓冲区而直接传输电信号于下一层级的电子装置，因此本发明的多芯片结构传输电信号至下一层级的电子装置的接口增加，且效率较高。
二、由于本发明的多芯片结构的这些芯片可在分别测试为良好之后，再将这些芯片组装与电连接，因此与系统性芯片的工艺成品率与制造成本相较，本发明的多芯片结构的工艺成品率较高且制造成本较低。
虽然本发明已以优选实施例揭露如上，然其并非用以限定本发明，任何本技术领域内的技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视所附的权利要求书所界定者为准。
权利要求
1.一种多芯片结构，包括一第一芯片，具有一缓冲区、一内连线区、一重配置导电区与一第一表面，其中该缓冲区与该内连线区为电绝缘，且该重配置导电区配置于该第一表面上；一第二芯片，配置于该第一表面上；以及多个导电凸块，配置于该第一表面与该第二芯片之间，其中该第二芯片通过部分所述导电凸块电连接至该内连线区，且该第二芯片依序通过另一部分所述导电凸块与该重配置导电区而电连接至该缓冲区；其中该第二芯片会输出一第一类信号和一第二类信号，且该第一类信号经由部分所述导电凸块而输入该内连线区内，以参与该第一芯片的运算操作，而该第二类信号经由另一部分所述导电凸块和该重配置导电区而输入该缓冲区。
2.如权利要求1所述的多芯片结构，其中该缓冲区包括多个导电贯孔，且所述导电贯孔由该第一表面延伸至该第一芯片的相对于该第一表面的一第二表面。
3.如权利要求1所述的多芯片结构，其中该重配置导电区包括多条重配置导电迹线，且部分所述导电凸块分别通过所述重配置导电迹线而电连接至该缓冲区。
4.一种多芯片结构，包括一第一芯片，具有一缓冲区、一内连线区与一第一表面，其中该缓冲区与该内连线区为电绝缘；一第二芯片，配置于该第一表面上；以及一电连接模块，配置于该第一芯片与该第二芯片上，其中该第二芯片通过部分该电连接模块而电连接至该内连线区，且该第二芯片通过另一部分该电连接模块而电连接至该缓冲区；其中该第二芯片会输出一第一类信号和一第二类信号，且该第一类信号经由部分该电连接模块而输入该内连线区内，以参与该第一芯片的运算操作，而该第二类信号经由另一部分该电连接模块而输入该缓冲区。
5.如权利要求4所述的多芯片结构，其中该缓冲区包括多个导电贯孔，且所述导电贯孔由该第一表面延伸至该第一芯片的相对于该第一表面的一第二表面。
6.如权利要求4所述的多芯片结构，其中该电连接模块包括多条焊线，其中该第二芯片通过部分所述焊线而电连接至该内连线区，且该第二芯片通过另一部分所述焊线而电连接至该缓冲区。
7.如权利要求4所述的多芯片结构，其中该电连接模块包括一可挠性电路板，配置于该第一芯片与该第二芯片上；多个第一导电凸块，配置于该第一芯片与该可挠性生电路板之间；以及多个第二导电凸块，配置于该第二芯片与该可挠性电路板之间，其中该第二芯片依序通过部分所述第二导电凸块、该可挠性电路板与部分所述第一导电凸块而电连接至该内连线区，且该第二芯片依序通过另一部分所述第二导电凸块、该可挠性电路板与另一部分所述第一导电凸块而电连接至该缓冲区。
8.如权利要求4所述的多芯片结构，其中该第一芯片更具有一配置于该第一表面上的重配置导电区，且该第二芯片依序通过部分该电连接模块与该重配置导电区而电连接至该缓冲区。
9.如权利要求8所述的多芯片结构，其中该重配置导电区包括多条重配置导电迹线，且部分该电连接模块通过所述重配置导电迹线而电连接至该缓冲区。
10.一种多芯片电子装置，具有一多芯片结构，包括一电路板；一第一芯片，设置于该电路板上，具有一缓冲区、一内连线区、一第一表面与一第二表面，其中该缓冲区与该内连线区为电绝缘；一第二芯片，配置于该第一表面上，其中该第二芯片会输出一第一类信号和一第二类信号，且该第一类信号会输入该内连线区内，以参与该第一芯片的运算操作，而该第二类信号会输入该缓冲区；以及多个导电贯孔，设置于该缓冲区内，且所述导电贯孔由该第一表面延伸至该第一芯片的相对于该第一表面的该第二表面，其中该第二类信号会经过所述导电贯孔而输入该电路板。
全文摘要
一种多芯片结构，其包括一第一芯片与一第二芯片。第一芯片具有一缓冲区、一内连线区与一第一表面，其中缓冲区与内连线区为电绝缘。第二芯片配置于第一表面上，其中第二芯片分别电连接至内连线区与缓冲区。第二芯片会输出一第一类信号和一第二类信号，且第一类信号输入该内连线区内，以参与第一芯片的运算操作，而第二类信号输入该缓冲区。此多芯片结构的工艺成品率较高且制造成本较低。本发明还提供一种具有多芯片结构的多芯片电子装置。
文档编号H01L23/488GK1964041SQ20061016285
公开日2007年5月16日 申请日期2006年11月24日 优先权日2006年11月24日
发明者许志行 申请人:威盛电子股份有限公司