专利名称：制造闪存器件的方法
技术领域：
本发明总地涉及半导体存储器件，更特别地，涉及制造闪存器件的方法，其中在高度集成的半导体器件中相邻单元之间的干扰现象可被最小化，且可通过以预定厚度蚀刻隔离膜来控制有效场高度(EFH)而提高耦合率。
背景技术：
NAND闪存器件藉由Fowler-Nordheim(FN)隧穿现象将电子注入浮置栅极来实施数据程序，由此实现大容量与高度集成。
NAND闪存器件包含多个单元区块(cell block)。一个单元区块包含多个单元串(string)，其中用于储存数据的多个单元串联连接从而形成一个串，漏极选择晶体管和源极选择晶体管分别形成在单元串与漏极之间以及单元串与源极之间。
通过在半导体衬底上形成隔离膜，在该半导体衬底上形成其中堆叠隧道氧化物膜、浮置栅极、电介质层和控制栅极的栅极，以及在该栅极的两侧形成结单位(unit)，来形成NAND闪存器件的单元(cell)。隔离膜与浮置栅极通过浅沟槽隔离(STI)、自对准浅沟槽隔离(SA-STI)或自对准浮置栅极(SAFG)工艺形成。
然而，随着NAND闪存器件的尺寸减小，单元之间的距离减小且邻近单元的操作因此被影响。结果，邻近单元间的干扰现象，其中邻近单元的状态被改变，成为重要的问题。例如，在程序化下，由于邻近单元间的干扰现象，程序单元的阈值电压在邻近单元的阈值电压影响下上升。因此，程序单元的阈值电压的分布被大幅地改变，导致芯片失效。邻近单元间的干扰问题在多层单元中变得更难解。为最小化单元间的干扰现象，单元间的距离必须充分地被确保。因而，随着器件的集成程度提高时，在单元间确保充份距离具有一极限。
同时，在最广泛使用的SA-STI工艺中，必须使用第一和第二导电层形成浮置栅极，且必须利用浮置栅极掩模图案化第二导电层。然而，随着半导体器件的集成程度增加且单元尺寸减小，对准裕度减小。因此，采用浮置栅极掩模的工艺不再被使用。
发明内容
在一实施例中，本发明提供一种制造闪存器件的方法，其中可使用一导电层形成浮置栅极而不使用随着半导体器件的集成程度增加而具有极限的SA-STI工艺，且相邻单元间的干扰现象可通过确保单元间充分的距离而被最小化。
在另一实施例中，本发明提供一种制造闪存器件的方法，其中可形成浮置栅极而不使用SA-STI工艺，且与电介质膜的接触区域可被增大，同时通过确保单元间的充分距离而最小化相邻单元间的干扰现象，由此增大耦合率。
在又一实施例中，本发明提供一种制造闪存器件的方法，其中通过克服由于高压晶体管区域的栅极氧化物膜厚度而被有限地控制的EFH问题而可增大单元区的耦合率，所述栅极氧化物膜厚度厚于单元区域的隧道氧化物膜的厚度。
在另一实施例中，本发明提供一种制造闪存器件的方法，其中它可避免在以预定厚度蚀刻隔离膜的工艺中对隧道氧化物膜、半导体衬底或浮置栅极的损坏，以增大耦合率。
依据本发明的一个方面，一种制造闪存器件的方法包含步骤(a)依序形成隧道氧化物膜和第一导电层于第一区域的半导体衬底上，如此形成浮置栅极图案，且形成沟槽型隔离膜于第二区域的半导体衬底上；(b)以预定厚度蚀刻该隔离膜；以及(c)依序形成电介质膜和第二导电层于整个结构上且图案化该第二导电层从而形成浮置栅极和控制栅极。
步骤(a)可选择地包括步骤依序形成隧道氧化物膜、第一导电层和硬掩模膜于该半导体衬底上；采用隔离掩模通过光刻和蚀刻工艺蚀刻该硬掩模膜、该第一导电层、以及该隧道氧化物膜的预定区域，从而形成浮置栅极图案，且然后以预定深度蚀刻该半导体衬底以形成沟槽；形成绝缘膜于整个结构上使得该沟槽被掩埋；以及抛光该绝缘膜使得该硬掩模膜被曝露，且然后剥除该硬掩模膜以形成隔离膜。
该第一导电层通过层叠未掺杂多晶硅膜和掺杂多晶硅膜而优选地形成为700至1500的厚度。该未掺杂多晶硅膜可优选地具有该第一导电层厚度的一半或更小的厚度。
该步骤(b)可优选地采用缓冲氧化物蚀刻剂(BOE)等通过湿蚀刻工艺进行。
依据另一方面，本发明提供一种制造闪存器件的方法，包括步骤提供其中定义多个区域的半导体衬底，所述多个区域包括单元区域和高压晶体管区域；分别在该单元区域和该高压晶体管区域的半导体衬底上形成具有不同厚度的隧道氧化物膜和栅极氧化物膜；形成第一导电层和硬掩模膜于整个结构上，藉由预定工艺蚀刻形成在该单元区域中的所述膜和形成在该高压晶体管区域的所述膜的预定区域，且然后以预定深度蚀刻该半导体衬底，由此形成沟槽；形成绝缘膜以埋覆该沟槽，抛光该绝缘膜，且剥离该硬掩模膜以形成隔离膜；形成覆盖该高压晶体管区域且开放该单元区域的掩模，且然后以预定厚度仅蚀刻该单元区域的该隔离膜；剥除该掩模且然后以预定厚度蚀刻该单元区域与该高压晶体管区域的隔离膜；及依续形成电介质膜和第二导电层于该整个结构上，且图案化该第二导电层从而形成单元栅极和高压晶体管栅极。
隧道氧化物膜可优选地形成为厚度70至90，栅极氧化物膜优选地形成为厚度350至400。
第一导电层可通过层叠未掺杂多晶硅膜和掺杂多晶硅膜而优选地形成为厚度700至1500。该未掺杂多晶硅膜可优选地具有与该第一导电层厚度的一半相等或更小的厚度。
该单元区域的隔离膜优选地可使用BOE等通过湿蚀刻工艺被蚀刻。
该单元区域和该高压晶体管区域的隔离膜优选地可通过在所述掩模被剥除后进行的湿清洁工艺被蚀刻。
依据再一方面，本发明提供一种制造闪存器件的方法，包含步骤提供其中定义多个区域的半导体衬底，所述区域包括单元区域和高压晶体管区域；以预定厚度蚀刻该高压晶体管区域的半导体衬底；实施氧化工艺从而分别在单元区域和高压晶体管区域的半导体衬底上形成隧道氧化物膜和栅极氧化物膜；形成第一导电层和硬掩模膜于该整个结构上，藉由预定工艺蚀刻形成在单元区域中的膜和形成在高压晶体管区域的膜的预定区域，且然后以预定深度蚀刻该半导体衬底，藉以形成沟槽；形成绝缘膜以埋覆该沟槽，抛光该绝缘膜，且剥离该硬掩模膜以形成隔离膜；以预定厚度蚀刻该单元区域和该高压晶体管区域的隔离膜；以及依续形成电介质膜和第二导电层于该整个结构上，并图案化该第二导电层以形成单元栅极和高压晶体管栅极。
考虑到隧道氧化物膜的厚度和栅极氧化物膜的厚度，高压晶体管区域的半导体衬底可优选地被蚀刻，使得隧道氧化物膜和栅极氧化物膜距半导体衬底的表面具有相同高度。
第一导电层可通过层叠未掺杂多晶硅膜和掺杂多晶硅膜而形成为厚度700至1500。该未掺杂多晶硅膜可优选地具有第一导电层的厚度的一半或更小的厚度。
单元区域和高压晶体管区域的隔离膜可优选地利用BOE等通过湿蚀刻工艺被蚀刻。
结合附图参照下面的详细描述，对本发明及其附带优点的更全面认识将变得显然且易于理解，附图中相似的附图标记表示相同或相似的部件，其中图1A至1D为剖视图，示出根据本发明第一实施例的制造闪存器件的方法；图2A至2E为剖视图，示出根据本发明第二实施例的制造闪存器件的方法；图3A至3E为剖视图，示出根据本发明第三实施例的制造闪存器件的方法；及图4A至4E为剖视图，示出根据本发明第四实施例的制造闪存器件的方法。
具体实施例方式
下面将参照附图结合特定示例性实施例描述本发明。
图1A至1D为剖视图，示出根据本发明第一实施例的制造闪存器件的方法。
参考图1A，隧道氧化物膜12、第一导电层13和硬掩模膜14依序形成在半导体衬底11上。第一导电层13通过依序层叠未掺杂多晶硅膜和掺杂多晶硅膜可优选形成为厚度700至1500，以防止隧道氧化物膜12的翘曲。未掺杂多晶硅膜可形成为具有一厚度，该厚度为第一导电层13的总厚度的一半或更小。同时，当第一导电层13被应用至单层单元时，它可优选地形成厚度1000至1500，当第一导电层13被应用至多层单元时，它可优选地形成厚度700至1000。此外，硬掩模膜14可利用氮化物膜形成。
硬掩模膜14利用隔离掩模通过光刻和蚀刻技术被图案化，以定义有源区和场区域。第一导电层13、隧道氧化物膜12和半导体衬底11利用图案化的硬掩模膜14作为蚀刻掩模以预定深度蚀刻，由此形成沟槽15。与沟槽15的形成同时地，第一导电层13被图案化以定义浮置栅极图案。即，并行地定义用于形成隔离膜的沟槽和浮置栅极图案。之后，在整个结构上形成绝缘膜16以埋覆沟槽15。
参考图1B，抛光绝缘膜16以曝露硬掩模膜14。硬掩模膜14然后使用磷酸等被剥离。因此，形成隔离膜16A，其中绝缘膜16埋设于沟槽15中。
参考图1C，隔离膜16A采用BOE等通过湿蚀刻工艺以预定深度蚀刻从而控制有效场高度。如果这样的话，稍后形成的电介质膜与第一导电层13之间的接触区域增大，导致增大的耦合率。
参考图1D，在电介质膜17形成于整个结构上之后，第二导电层18形成于电介质膜17上。从第二导电层18至隧道氧化物膜12的预定区域优选地采用控制栅极掩模通过光刻和蚀刻工艺被蚀刻，藉以形成其中浮置栅极和控制栅极层叠的栅极。在此情形下，第一导电层13作为浮置栅极且第二导电层18作为控制栅极。
在上述实施例中，仅单元区域的工艺被描述为示例。为了增大电介质膜和第一导电层之间的接触区域，不仅单元区域，而且周围区域的隔离膜也可以以预定厚度蚀刻。然而，增大电介质膜和第一导电层之间的接触区域有一限制，因为隔离膜的蚀刻工艺以不损坏高压晶体管区域的栅极氧化物膜的方式实施，其形成地厚于单元区域的隧道氧化物膜。
鉴于该问题，本发明的另一实施例提出一种能解决电介质膜与第一导电层之间的接触区域由于高压晶体管区域的栅极氧化物膜的厚度而受到限制的问题。
图2A至2E为剖视图，示出依据本发明第二实施例的一种制造闪存器件的方法。
参考图2A，提供半导体衬底21，其中定义单元区域A、高压晶体管区域B等。隧道氧化物膜22A形成在单元区域A的半导体衬底21上。具有比隧道氧化物膜22A的厚度厚的厚度的栅极氧化物膜22B形成在高压晶体管区域B的半导体衬底21上。隧道氧化物膜22A可优选地形成为厚度70至90，且栅极氧化物膜22B可优选地形成厚度350至400。
第一导电层23和硬掩模膜形成在整个结构24上。第一导电层23通过层叠未掺杂多晶硅膜和掺杂多晶硅膜而可优选地形成厚度700至1400。未掺杂多晶硅膜可形成为具有优选地第一导电层23的总厚度的一半或更小的厚度。同时，当第一导电层23应用于单层单元时，它可优选地形成厚度1000至1500，当第一导电层23应用于多层单元时，它可优选地形成厚度700至1000。
此外，硬掩模膜24可使用氮化物膜形成。硬掩模膜24利用隔离掩模通过光刻和蚀刻工艺被图案化以定义有源区和场区域。第一导电层23、隧道氧化物膜22A和半导体衬底21使用图案化的硬掩模膜24作为蚀刻掩模以预定深度被蚀刻，由此形成沟槽25。在此情形中，沟槽25通过相同工艺亦形成于高压晶体管区域B中。绝缘膜26形成于整个结构上，使得沟槽25被埋覆。
参考图2B，抛光绝缘膜26以曝露硬掩模膜24。硬掩模膜24然后利用磷酸等被剥离。因此，形成隔离膜26A，其中绝缘膜26埋覆于沟槽25中。
参考图2C，在光致抗蚀剂膜27形成于整个结构上后，光致抗蚀剂膜27被图案化使得它仅保留在高压晶体管区域B中。在光致抗蚀剂膜27仅保留在高压晶体管区域B的状态下，单元区域A的隔离膜26A优选利用BOE等通过湿蚀刻工艺以预定深度被蚀刻从而控制EFH。
参考图2D，在形成于高压晶体管区域B中的光致抗蚀剂膜27被剥除后，实施洁净工艺。单元区域A和高压晶体管区域B的隔离膜26A藉由该洁净工艺以预定厚度蚀刻，且通过洁净工艺被蚀刻的隔离膜26A的厚度被设定为最终EFH。此时，优选地控制隔离膜26A的蚀刻厚度，使得单元区域A的隧道氧化物膜22A未曝露。
参考图2E，在形成电介质膜28于整个结构上之后，形成第二导电层29于电介质膜28上。高压晶体管区域B中从第二导电层28至栅极氧化物膜22B的预定区域、以及单元区域A中从第二导电层28至隧道氧化物膜22A的预定区域，采用控制栅极掩模通过光刻工艺和蚀刻工艺同时被蚀刻。因此，形成单元栅极和高压晶体管栅极，其中浮置栅极和控制栅极叠置。
图3A至3E为剖视图，示出依据本发明第三实施例的一种制造闪存器件的方法。
参考图3A，提供半导体衬底31，其中定义单元区域A和高压晶体管区域B。高压晶体管区域B的半导体衬底31以预定深度被蚀刻。在此情形下，考虑到形成在单元区域A中的隧道氧化物膜的厚度和形成在高压晶体管区域B中的栅极氧化物膜的厚度决定半导体衬底31的蚀刻深度。例如，在隧道氧化物膜在单元区域A中优选形成厚度70至90且栅极氧化物膜在高压晶体管区域中优选形成厚度350至400的情况下，半导体衬底31可被蚀刻至260到330的深度。
参考图3B，进行氧化工艺以形成隧道氧化物膜32A于单元区域A的半导体衬底31上且形成栅极氧化物膜32B于高压晶体管区域B的半导体衬底31上。此时，进行该氧化工艺而高压晶体管区域B的半导体衬底31被蚀刻。因此，单元区域A的隧道氧化物膜32A和高压晶体管区域B的栅极氧化物膜32B形成为离半导体衬底31的表面有相同高度。因此，在单元区域A与高压晶体管区域B之间没有台阶。
第一导电层33和硬掩模膜34依序形成在整个结构上。第一导电层33通过层叠未掺杂多晶硅膜和掺杂多晶硅膜而优选形成为厚度700至1500。未掺杂多晶硅膜可形成为具有优选为第一导电层33的总厚度的一半或更小的厚度。同时，当第一导电层33应用于单层单元时，其可优选地形成厚度1000至1500，当第一导电层33应用于多层单元时，其可优选地形成厚度700至1000。
此外，硬掩模膜34可使用氮化物膜形成。硬掩模膜34利用隔离掩模通过光刻和蚀刻工艺被图案化以定义有源区和场区域。第一导电层33、隧道氧化物膜32A和半导体衬底31利用图案化的硬掩模膜34作为蚀刻掩模以预定深度被蚀刻，藉以形成沟槽35。在此情形中，沟槽35藉由相同工艺亦形成于高压晶体管区域B中。绝缘膜36形成在整个结构上使得沟槽35被埋覆。
参考图3C，抛光绝缘膜36以曝露硬掩模膜34。然后硬掩模膜34利用磷酸等被剥除。因此，形成隔离膜36A，其中绝缘膜36埋覆于沟槽35中。
参考图3D，优选地利用BOE等通过湿蚀刻工艺以预定深度蚀刻单元区域A和高压晶体管区域B的隔离膜36A，以控制EFH。
参考图3E，形成电介质膜37于整个结构上之后，形成第二导电层38于电介质膜37上。高压晶体管区域B中从第二导电层38至栅极氧化物膜32B的预定区域、以及单元区域A中从第二导电层38至隧道氧化物膜32A的预定区域，利用控制栅极掩模通过光刻工艺和蚀刻工艺同时被蚀刻。因此，形成单元栅极和高压晶体管栅极，其中浮置栅极和控制栅极叠置。
在上述实施例中，因为第一导电层、隧道氧化物膜和半导体衬底已经对准，所以隧道氧化物膜和半导体衬底在蚀刻隔离膜以控制EFH的工艺中可能受到损坏。此外，因为隔离膜被蚀刻而第一导电层的侧面被曝露，因此该第一导电层也会受到损坏。相应地，通过在第一导电层的侧壁上形成导电层间隔物之后进一步蚀刻该隔离膜，该问题可被避免。下面将参考图4A至4E对此进行描述。
图4A至4E为剖视图，示出依据本发明第四实施例的一种制造闪存器件的方法。
参考图4A，隧道氧化物膜42、第一导电层43和硬掩模膜44依序形成在半导体衬底41上。第一导电层43利用未掺杂多晶硅膜优选形成为厚度700至1500。当第一导电层43应用于单层单元时，可优选形成厚度1000至1500，当第一导电层43应用于多层单元时，可优选形成厚度700至1000。此外，硬掩模膜44可使用氮化膜形成。
硬掩模膜44采用隔离掩模通过光刻工艺和蚀刻工艺被图案化以定义有源区和场区域。第一导电层43、隧道氧化物膜42和半导体衬底41利用图案化的硬掩模膜44作为蚀刻掩模以预定深度被蚀刻，藉此形成沟槽45。与沟槽45的形成同时地，第一导电层43被图案化以定义浮置栅极图案。即，用于形成隔离膜的沟槽和浮置栅极图案并行地被定义。绝缘膜46形成在整个结构上使得沟槽45被埋覆。
参考图4B，抛光绝缘膜46以曝露硬掩模膜44之后，硬掩模膜44使用磷酸等被剥离。因此，形成隔离膜46A，其中绝缘膜46埋覆于沟槽45中。然后利用BOE等通过湿蚀刻工艺以预定深度蚀刻隔离膜46A以控制EFH。
参考图4C，在导电层形成于整个结构上之后，导电层被毯式蚀刻以形成导电层间隔物47于第一导电层43的侧壁上。导电层间隔物47形成至最小厚度，其将不会对相邻单元之间的干扰现象具有影响。导电层间隔物47可利用掺杂多晶硅膜形成。优选地导电层间隔物47形成至一厚度，其优选地达到单元之间距离的一半，且形成为具有掺杂浓度1E15离子/cm2至2E15离子/cm2，虽然掺杂浓度可大于2E15离子/cm2。
参考图4D，在导电层间隔物47形成在第一导电层43的侧壁上的状态中，实施洁净工艺以进一步蚀刻隔离膜46A。
参考图4E，在形成电介质膜48于整个结构上之后，形成第二导电层49。从第二导电层49至隧道氧化物膜42的预定区域采用控制栅极掩模通过光刻工艺和蚀刻工艺被蚀刻，藉以形成单元栅极，其中浮置栅极和控制栅极叠置。
如上所述，依据本发明可形成浮置栅极且单元之间的距离通过使用一导电层而不使用SA-STI工艺可被充份地确保，该SA-STI工艺不能应用于高集成半导体器件的制造工艺。因此能最小化相邻单元之间的干扰现象。此外，EFH可通过以预定厚度蚀刻单元区域的隔离膜而被控制。因此能增大电介质膜与浮置栅极之间的接触区域且还可以改善耦合率。
此外，在形成仅覆盖高压晶体管区域的光致抗蚀剂膜之后蚀刻隔离膜，或者栅极氧化物膜在以一厚度蚀刻半导体衬底之后形成，其相同于高压晶体管区域的栅极氧化物膜的厚度，使得单元区域与高压晶体管区域之间的步阶(step)相同。因此，耦合率甚至可藉由高压晶体管区域的栅极氧化物膜而增大，该栅极氧化物膜厚于单元区域的隧道氧化物膜。
此外，当以预定深度蚀刻隔离膜以控制EFH时对隧道氧化物膜、半导体衬底或浮置栅极的损坏可以通过以一方式控制EFH而被防止，所述方式为导电层间隔物形成在浮置栅极的侧壁上且隔离膜被进一步蚀刻。
虽然已经参照特定示例性实施例描述了本发明，但是本发明不限于这里所公开的实施例，相反，本发明意在覆盖包括在所附权利要求定义的思想和范围内的各种修改和等效布置。
权利要求
1.一种制造闪存器件的方法，该方法包括步骤提供半导体衬底，其中定义包括单元区域和高压晶体管区域的多个区域；分别在该单元区域和该高压晶体管区域的半导体衬底上形成具有不同厚度的隧道氧化物膜和栅极氧化物膜；形成第一导电层和硬掩模膜于整个结构上，蚀刻形成在该单元区域中的膜和形成在该高压晶体管区域中的膜的预定区域，且然后以预定深度蚀刻该半导体衬底，由此形成沟槽；形成绝缘膜以埋覆该沟槽、抛光该绝缘膜，且剥离该硬掩模膜从而形成隔离膜；形成覆盖该高压晶体管区域且开放该单元区域的掩模，且然后以预定厚度仅蚀刻该单元区域的该隔离膜；剥离该掩模且然后以预定厚度蚀刻该单元区域和该高压晶体管区域的该隔离膜；以及在整个结构上依序形成电介质膜和第二导电层，且图案化该第二导电层从而形成单元栅极和高压晶体管栅极。
2.如权利要求1所述的方法，包括形成该隧道氧化物膜至70到90的厚度且形成该栅极氧化物膜至350到400的厚度。
3.如权利要求1所述的方法，包括通过层叠未掺杂多晶硅膜和掺杂多晶硅膜来形成该第一导电层至700到1500的厚度。
4.如权利要求3所述的方法，其中该未掺杂多晶硅膜具有一厚度，其是所述第一导电层的厚度的一半或更小。
5.如权利要求1所述的方法，包括采用缓冲氧化物蚀刻剂(BOE)等通过湿蚀刻工艺蚀刻该单元区域的所述隔离膜。
6.如权利要求1所述的方法，包括在所述掩模被剥离之后通过湿洁净工艺蚀刻该单元区域和该高压晶体管区域的所述隔离膜。
7.一种制造闪存器件的方法，包括提供半导体衬底，其中定义包括单元区域和高压晶体管区域的多个区域；以预定厚度蚀刻该高压晶体管区域的该半导体衬底；实施氧化工艺从而分别在该单元区域和该高压晶体管区域的该半导体衬底上形成隧道氧化物膜和栅极氧化物膜；在该整个结构上形成第一导电层和硬掩模膜，蚀刻形成在该单元区域中的膜和形成在该高压晶体管区域中的膜的预定区域，且然后以预定深度蚀刻该半导体衬底，由此形成沟槽；形成绝缘膜以埋覆该沟槽，抛光该绝缘膜，且剥离该硬掩模膜从而形成隔离膜；以预定厚度蚀刻该单元区域和该高压晶体管区域的该隔离膜；以及在该整个结构上依序形成电介质膜和第二导电层，且图案化该第二导电层从而形成单元栅极和高压晶体管栅极。
8.如权利要求7所述的方法，包括考虑到所述隧道氧化物膜的厚度和所述栅极氧化物膜的厚度蚀刻该高压晶体管区域的所述半导体衬底，使得该隧道氧化物膜和该栅极氧化物膜从该半导体衬底的表面具有相同高度。
9.如权利要求7所述的方法，包括通过层叠未掺杂多晶硅膜和掺杂多晶硅膜来形成该第一导电层至700到1500的厚度。
10.如权利要求9所述的方法，其中该未掺杂多晶硅膜具有一厚度，其为所述第一导电层的厚度的一半或更小。
11.如权利要求7所述的方法，包括利用缓冲氧化物蚀刻剂(BOE)等通过湿蚀刻工艺蚀刻该单元区域和该高压晶体管区域的所述隔离膜。
12.一种制造闪存器件的方法，包括提供具有隔离结构、隧道氧化物膜和第一导电层的半导体衬底；以及在该第一导电层的侧壁上形成导电层间隔物。
13.如权利要求12所述的方法，包括利用未掺杂多晶硅膜形成该第一导电层至700到1500的厚度。
14.如权利要求12所述的方法，包括利用掺杂多晶硅膜形成该导电层间隔物至一厚度，该厚度可达相邻单元之间的距离的一半且不影响相邻单元之间的干扰现象。
15.如权利要求14所述的方法，其中用于形成该导电层间隔物的该掺杂多晶硅膜具有至少1E15离子/cm2的掺杂浓度。
16.如权利要求15所述的方法，其中用于形成该导电层间隔物的该掺杂多晶硅膜具有1E15离子/cm2至2E15离子/cm2的掺杂浓度。
17.如权利要求15所述的方法，其中用于形成该导电层间隔物的该掺杂多晶硅膜具有超过2E15离子/cm2的掺杂浓度。
18.如权利要求12所述的方法，还包括使该隔离结构凹进的步骤。
全文摘要
本发明提供一种制造闪存器件的方法。依据本发明，可形成浮置栅极且通过使用一导电层而不使用SA－STI工艺，单元间的距离可被充分地确保。因此能最小化相邻单元间的干扰现象。此外，在形成仅覆盖高压晶体管区域的光致抗蚀剂膜之后蚀刻隔离膜，或栅极氧化物膜在以一厚度蚀刻半导体衬底之后形成，使得单元区域与高压晶体管区域之间的步阶相同。因此，耦合率可增大。此外，当以预定深度蚀刻隔离膜以控制EFH时对隧道氧化物膜、半导体衬底或浮置栅极的损坏可以通过以一方式控制EFH而被防止，所述方式为导电层间隔物形成在浮置栅极的侧壁上且隔离膜被进一步蚀刻。
文档编号H01L21/762GK1992231SQ20061016279
公开日2007年7月4日 申请日期2006年11月23日 优先权日2005年12月28日
发明者黄畴元, 朴丙洙, 李佳姬 申请人:海力士半导体有限公司