专利名称：闪存器件及其制造方法
技术领域：
本发明涉及半导体器件。更具体地，本发明涉及闪存器件及其制造方法。
背景技术：
一般而言，闪存是一种能够电重写数据的PROM(可编程ROM)。通过使用将可擦除PROM(EPROM)和电可擦除PROM(EEPROM)的优点进行组合的一个晶体管，使得闪存可执行EPROM的程序输入方案和EEPROM的擦除方案，在EPROM中，存储单元包括一个晶体管，从而单元面积很小，然而，每次必须通过紫外线来擦除数据，在EEPROM中，可电擦除数据，然而，存储单元包括两个晶体管，从而单元面积变大。闪存的正确名称是闪速EEPROM。由于存储的信息即使在电源关闭的情况下也不可擦除，这与动态RAM(DRAM)或静态RAM(SRAM)不同，所以闪存称为非易失性存储器。
闪存分为NOR型结构和NAND型结构，在NOR型结构的闪存中，存储单元在位线(bit line)和地线(ground)之间并联排列，在NAND型结构的闪存中，存储单元在位线和地线之间串联排列。由于具有并联结构的NOR型闪存可以在执行读取操作时执行高速随机访问，所以NOR型闪存广泛用于启动便携式电话。具有串联结构的NAND型闪存具有较低的读取速度，但是却具有较高的写入速度，从而NAND型闪存适合用于存储数据，其优点在于小型化。闪存根据存储单元的结构分为叠置栅极型和分离栅极型，并且根据电荷存储层的形状分为浮置栅极器件和硅-氧化物-氮化物-氧化物-硅(SONOS)器件。
在这些器件中，由于栅极绝缘层包括氧化物-氮化物-氧化物(ONO)结构(该结构由氧化硅层、氮化硅层和氧化硅层构成)的电荷存储层，以及由于以对应于氮层的较深能级来捕获电荷，所以SONOS型闪存具有比浮置栅极型闪存更优的可靠性，并使其能够以较低电压执行编程和擦除操作。
图1示出普通SONOS型闪存的结构。参照图1，多层电荷存储层18插入在衬底10和控制栅极20之间。通过叠置隧道氧化物层18a、氮化硅层18b和阻挡氧化物层18c来形成多层电荷存储层18。控制栅极20形成于多层电荷存储层18上，并具有以间隔件的形式在其侧壁上形成的侧壁绝缘层22。
同时，在SONOS型闪存的情况下，如上述所形成的控制栅极20形成为字线。为了增加闪存的集成密度，构成多个字线的控制栅极20必须具有很小的临界尺寸(CD)。近来，控制栅极20的CD已经缩小为纳米量级。以这种方式，当栅极宽度降低时，在栅极下面形成的沟道也被形成为很窄。当沟道长度缩短时，所谓的较短沟道效应可导致这样一种现象，即大量电流突然流到漏极和源极之间。因此，闪存的阈值电压被降低，从而导致故障。
发明内容
本发明旨在解决在现有技术中出现的上述问题，本发明的目的在于提供一种具有硅-氧化物-氮化物-氧化物-硅(SONOS)结构的闪存器件及其制造方法，其即使在控制栅极的宽度很窄的情况下也能够有效保持沟道的长度。
本发明的另一目的在于提供一种闪存器件的制造方法，其能够在不执行图案化控制栅极的单独处理的情况下形成具有纳米量级的临界尺寸(CD)的控制栅极。同时，现有技术必须使用昂贵的曝光设备在纳米量级内对控制栅极进行图案化。然而，根据本发明，可以在不使用纳米曝光设备的情况下形成具有纳米量级CD的控制栅极。
根据本发明的一个方案，提供一种闪存器件，包括源极和漏极扩散区，其由形成在半导体衬底的有源区中的沟槽彼此分离；控制栅极，其从所述沟槽的内部向上突出至高于所述半导体衬底；电荷存储层，其包围所述控制栅极，并被插入在所述沟槽的内壁和所述控制栅极的外壁之间；和一对绝缘间隔件，其形成于所述控制栅极的相对侧壁上，其中在所述绝缘间隔件和所述控制栅极之间插有所述电荷存储层。这里，所述电荷存储层具有氧化物-氮化物-氧化物(ONO)结构。另外，从所述半导体衬底的表面至所述沟槽的底部的深度比所述源极和漏极扩散区中的每个区域的深度深。
根据本发明的另一方案，提供一种闪存器件的制造方法。该方法包括以下步骤(a)在半导体衬底的有源区上形成硬掩模层；(b)对所述硬掩模层进行图案化，以形成第一沟槽；(c)在所述第一沟槽的内壁上形成相互分离的一对硬掩模间隔件；(d)使用所述硬掩模层和所述硬掩模间隔件作为蚀刻掩模将所述半导体衬底蚀刻预定深度，以在所述半导体衬底上形成第二沟槽；(e)在所述一对硬掩模间隔件中的每个硬掩模间隔件的内壁和所述第二沟槽上形成电荷存储层；(f)在所述电荷存储层上形成导电层，以掩埋在所述第二沟槽和所述一对硬掩模隔离件之间的间隙；和(g)去除所述硬掩模层和所述一对硬掩模间隔件，以形成控制栅极，其中在所述半导体衬底和所述控制栅极之间插有所述电荷存储层。
根据如上所述的方法，其中，所述硬掩模层包括与形成所述一对硬掩模间隔件的材料相同的材料。在步骤(g)中，所述控制栅极从所述第二沟槽的内部向上突出至高于所述半导体衬底；所述电荷存储层包围所述控制栅极，并被插入在所述沟槽的内壁和所述控制栅极的外壁之间。另外，该方法还包括以下步骤在步骤(g)之后，在所述半导体衬底上形成轻掺杂漏极区，和由第二沟槽分离的源极和漏极扩散区。该方法还包括以下步骤在控制栅极的相对侧壁上形成一对绝缘间隔件，其中所述绝缘间隔件和所述控制栅极之间插有所述电荷存储层。
图1是具有硅-氧化物-氮化物-氧化物-硅(SONOS)结构的现有技术闪存器件的剖视图；图2是根据本发明的具有SONOS结构的闪存器件的剖视图；图3A至3H是说明根据本发明的闪存器件的制造方法的剖视图。
具体实施例方式
以下，将参照附图详细描述根据本发明的一种闪存器件制造方法，尤其是一种半导体器件的栅极的图案化方法。
实施例1图2是根据本发明的具有硅-氧化物-氮化物-氧化物-硅(SONOS)结构的闪存器件的剖视图。
如图2所示，沟槽15c以预定深度形成于半导体衬底10的由绝缘层(未示出)限定的有源区中。另外，控制栅极20从沟槽15c的内部向上突出至高于半导体衬底10。具有氧化物-氮化物-氧化物(ONO)结构的电荷存储层18包围控制栅极20，并由此插入在沟槽15c的内壁和控制栅极20的外壁之间。一对绝缘间隔件22形成于由电荷存储层18所包围的控制栅极20的侧壁上。轻掺杂漏极(LDD)区10a在该对绝缘间隔件22下面的衬底中由沟槽15c相互隔离。另外，源极和漏极扩散区10b分别形成于绝缘间隔件22的左右侧上的衬底中。源极和漏极扩散区10b也由沟槽15c相互隔离。
在上述结构的闪存器件中，从衬底表面至沟槽15c的底部的深度比每个源极和漏极扩散区10b的深度要深。以这种方式，由于源极和漏极扩散区10b由沟槽15c相互隔离，所以沟道长度延长。在现有技术的闪存器件中，当控制栅极20的宽度形成为纳米量级时，由于缩短的沟道长度，可产生短沟道效应。然而，在本发明上述结构的闪存器件中，尽管控制栅极20的宽度形成为纳米量级，但是沟道长度被延长，从而可有效防止短沟道效应。
实施例2将参照图3A至3H描述根据本发明的一种闪存器件的制造方法。
首先，参照图3A，在形成绝缘层(未示出)以限定硅衬底10的有源器件区之后，氮化物层12形成于有源器件区上。氮化物层12用作防止对硅衬底10的损坏的缓冲层，其中在硅衬底10上直接形成氮化物层14时会出现这种损坏。
接下来，参照图3B，通过光刻和蚀刻工艺对氮化物层14进行图案化，从而形成第一沟槽15a。通过第一沟槽15a来暴露氮化物层12的表面。
随后，参照图3C，一对硬掩模间隔件16形成于第一沟槽15a的相对内壁上，并彼此相隔预定间隔。因此，在硬掩模间隔件16之间形成间隙15b。通过在氮化物层14上和在第一沟槽15a中形成硬掩模层，然后对该硬掩模层进行回蚀刻，来形成硬掩模间隔件16。特别地，每个硬掩模间隔件16优选地由与硬掩模层相同的氮化硅层构成。
接下来，参照图3D，使用氮化物层14和硬掩模间隔件16作为蚀刻掩模，将衬底10蚀刻预定深度，从而形成第二沟槽15c。此时，将第二沟槽15c形成为对应于硬掩模间隔件16之间的间隙15b的宽度。特别地，第二沟槽15c优选地形成为比在随后工艺中待形成的源极和漏极扩散区要深。
接下来，参照图3E，在整个衬底10来沉积电荷存储层18。更具体地，电荷存储层18均匀地沉积在氮化物层14、硬掩模间隔件16和第二沟槽15c上。电荷存储层18可包括ONO层，并以预定厚度形成在硬掩模间隔件16以及第二沟槽15c上。
接下来，参照图3F，在电荷存储层18上沉积导电层20a。更具体地，形成导电层20a，以掩埋由硬掩模间隔件16和第二沟槽15c限定的空间。这里，导电层20a可以由在其中掺杂杂质的多晶硅构成。
随后，去除氮化物层14和硬掩模间隔件16，从而形成具有图3G所示结构的控制栅极20。电荷存储层18和导电层20a可以形成在第二沟槽15c中、氮化物层14上以及间隙15b中。然而，可以将氮化物层14上形成的部分电荷存储层18和部分导电层20a随同氮化物层14一起去除。另外，优选地使用湿蚀刻工艺，更优选地使用可选择性去除氮化硅层的磷酸溶液来去除氮化物层14。另外，当硬掩模间隔件16由氮化硅层构成时，可以将其与氮化物层14一起同时去除。
图3G示出这样一种状态，即选择性去除氮化物层14和硬掩模间隔件16，以形成电荷存储层18和控制栅极20。另外，在图3G中一起示出通过使用控制栅极20作为掩模将掺杂剂注入到衬底10中所形成的轻掺杂漏极(LDD)区10a。如图3G所示，LDD区10a分别在衬底中所形成的两个沟槽15c的左右侧上相互隔离。
接下来，如图3H所示，在控制栅极20的左右侧壁上形成彼此相对的一对绝缘间隔件22。这里，将电荷存储层18插入到控制栅极20和绝缘间隔件22之间。绝缘间隔件22可由氮化硅层形成。因此，氮化硅层形成于衬底的前表面上，然后经过回蚀刻。接下来，通过使用绝缘隔离层22作为掩模来离子注入掺杂剂，在衬底中形成源极和漏极扩散区10b。以此方式形成的源极和漏极扩散区10b形成的深度比第二沟槽15c的深度要浅，从而使得源极和漏极扩散区10b由第二沟槽15c相互隔离。
可以从以上说明中看出，根据本发明可以制造具有SONOS结构的闪存器件，在这种结构中，尽管形成的控制栅极的宽度很窄，但是可以有效保持沟道长度。因此，尽管形成具有纳米量级宽度的控制栅极，可防止出现由于短沟道效应而降低阈值电压的现象。另外，因为可使用硬掩模间隔件来调制控制栅极的CD，所以不需要单独的图案化处理。因此，可以在不使用纳米量级曝光设备的情况下容易地形成具有纳米量级CD的控制栅极。
尽管已参照本发明的某些优选实施例示出和描述了本发明，但是所属领域技术人员应该理解，在不脱离由所附权利要求所限定的本发明的精神和范围的情况下可以对本发明进行各种形式和细节上的改变。
权利要求
1.一种闪存器件，包括源极和漏极扩散区，由形成在半导体衬底的有源区中的沟槽将所述源极和漏极扩散区彼此分离；控制栅极，其从所述沟槽的内部向上突出至高于所述半导体衬底；电荷存储层，其包围所述控制栅极，并被插入在所述沟槽的内壁和所述控制栅极的外壁之间；和一对绝缘间隔件，其形成于所述控制栅极的彼此相对侧壁上，其中在所述绝缘间隔件和所述控制栅极之间插有所述电荷存储层。
2.根据权利要求1所述的闪存器件，其中所述电荷存储层具有氧化物-氮化物-氧化物结构。
3.根据权利要求1所述的闪存器件，其中从所述半导体衬底的表面至所述沟槽的底部的深度比所述源极和漏极扩散区中的每个区域的深度深。
4.一种闪存器件的制造方法，该方法包括以下步骤(a)在半导体衬底的有源区上形成硬掩模层；(b)对所述硬掩模层进行图案化，以形成第一沟槽；(c)在所述第一沟槽的内壁上形成相互分离的一对硬掩模间隔件；(d)使用所述硬掩模层和所述硬掩模间隔件作为蚀刻掩模将所述半导体衬底蚀刻预定深度，以在所述半导体衬底上形成第二沟槽；(e)在所述一对硬掩模间隔件中的每个硬掩模间隔件的内壁和所述第二沟槽上形成电荷存储层；(f)在所述电荷存储层上形成导电层，以掩埋在所述第二沟槽和所述一对硬掩模隔离件之间的间隙；和(g)去除所述硬掩模层和所述一对硬掩模间隔件，以形成控制栅极，其中在所述半导体衬底和所述控制栅极之间插有所述电荷存储层。
5.根据权利要求4所述的方法，其中所述硬掩模层包括与形成所述一对硬掩模间隔件的材料相同的材料。
6.根据权利要求4所述的方法，其中，在步骤(g)中，所述控制栅极从所述第二沟槽的内部向上突出至高于所述半导体衬底。
7.根据权利要求4所述的方法，其中，在步骤(g)中，所述电荷存储层包围所述控制栅极，并被插入在所述沟槽的内壁和所述控制栅极的外壁之间。
8.根据权利要求4所述的方法，还包括以下步骤在步骤(g)之后，在所述半导体衬底上形成轻掺杂漏极区。
9.根据权利要求4所述的方法，还包括以下步骤在步骤(g)之后，在所述控制栅极的相对侧壁上形成一对绝缘间隔件，其中所述绝缘间隔件和所述控制栅极之间插有所述电荷存储层。
10.根据权利要求4所述的方法，还包括以下步骤在所述半导体衬底上形成源极和漏极扩散区。
全文摘要
本发明公开一种具有硅－氧化物－氮化物－氧化物－硅(SONOS)结构的闪存器件及其制造方法。该闪存器件包括源极和漏极扩散区，其由形成在半导体衬底的有源区中的沟槽彼此分离；控制栅极，其从所述沟槽的内部向上突出至高于所述半导体衬底；电荷存储层，其包围所述控制栅极，并被插入在所述沟槽的内壁和所述控制栅极的外壁之间；和一对绝缘间隔件，其形成于所述控制栅极的相对侧壁上，其中在所述绝缘间隔件和所述控制栅极之间插有所述电荷存储层。这里，所述电荷存储层具有氧化物－氮化物－氧化物(ONO)结构。另外，从所述半导体衬底的表面至所述沟槽的底部的深度比所述源极和漏极扩散区中的每个区域的深度深。
文档编号H01L21/28GK1992352SQ20061017124
公开日2007年7月4日 申请日期2006年12月21日 优先权日2005年12月27日
发明者李相范 申请人:东部电子股份有限公司