专利名称：半导体装置的制作方法
技术领域：
本发明涉及IC、 LSI等半导体装置。
背景技术：
作为现有的半导体装置的构成，图5中表示作为半导体装置中使用的 电子电路之一的CMOS反相器。图5 (a)中示意性表示CMOS反相器电 路的剖视图，图5 (b)中表示其俯视图。为了简化说明，在图5 (b)中 省略了布线8 11。
在图5 (a)中，l是形成电子电路的p型半导体基板，2是p型半导 体基板1中形成的n型杂质区域，3a、 3b是n型杂质区域2中形成的高浓 度p型杂质区域，4a、 4b是p型半导体基板1中形成的高浓度n型杂质区 域。5是用于使栅电极6与p型半导体基板l、以及栅电极7与n型杂质 区域2分别绝缘的Si02等的栅极绝缘膜。栅电极6、 7形成在栅极绝缘膜
这里，n型杂质区域2、高浓度p型杂质区域3a、 3b、栅电极7构成 p 型 MOSFET (Metal Oxide Semiconductor Field Effect Transistor) (PMOSFET)。另一方面，半导体基板l、高浓度n型杂质区域4a、 4b、 栅电极6构成n型MOSFET。 8与n型MOSFET以及p型MOSFET的栅 电极6、 7连接，是用于施加作为CMOS反相器电路的输入信号的公共电 压的栅极布线。9与p型MOSFET的漏电极(高浓度p型杂质区域3a) 以及n型MOSFET的漏电极(高浓度n型杂质区域4b)连接，是取出CMOS 反相器的输出信号的输出布线。10、 11是用于分别向n型MOSFET的源 电极(高浓度n型杂质区域4a)、 p型MOSFET的源电极(高浓度p型杂 质区域3b)供给电源电位的电源布线。
对该CMOS反相器电路的动作进行说明。图5 (a)的由p型MOSFET和n型MOSFET构成的CMOS反相器电路，使与n型MOSFET的源电极 连接的电源布线10接地(0V)，向与p型MOSFET的源电极连接的电源 布线11施加电源电压(例如5V)。并且，作为输入信号若向栅极布线8 施加0V，则n型MOSFET截止，p型MOSFET导通。因此，向输出布线 9输出与电源布线11相同的电源电压(5V)。另一方面，若向栅极布线8 施加5V，则与上述情况相反，n型MOSFET导通，p型MOSFET截止， 向输出布线输出与电源布线10相同的接地电压(0V)。
在该CMOS型电路中，流经晶体管的电流在输出不变化的情况下几乎 不流动，主要在输出变化的情况下流动。g卩，在栅极布线8变为0V时， 通过p型MOSFET流动用于对输出布线9进行充电的输出电流，另一方 面，在栅极布线8变为5V时，通过n型MOSFET流动用于对输出布线9 的电荷进行放电的输出电流。这样，图5 (a)的CMOS电路成为输出与 输入相反极性的信号的反相器电路。该反相器电路为了使切换时的上升速 度和下降速度相同，必须在p型MOSFET和n型MOSFET中流动相同电 流。
但是，例如，(100)面上的作为p型MOSFET的载流子的空穴其迁 移率比作为n型MOSFET的载流子的电子小，二者之比为1:3。因此，在 使p型MOSFET和n型MOSFET的面积相同的情况下，它们的电流驱动 能力存在差异，动作速度不会相同。因此，如图5 (b)所示，与上述迁移 率之比对应，使p型MOSFET的漏电极3a、源电极3b、栅电极7的面积 大于n型MOSFET的漏电极4b、源电极4a、栅电极6的面积，通过使电 流驱动能力大致相等，从而使切换速度相等。但是，p型MOSFET所占面 积会成为n型MOSFET的三倍的大小，p型MOSFET与n型MOSFET所 占面积不平衡，会阻碍提高半导体装置的集成度。
作为提高p型MOSFET的电流驱动能力的先行文献有下述的专利文 献l。在专利文献l中，通过使用(110)面来提高p型MOSFET的电流 驱动能力。另外，在专利文献2中描述了使用SOI基板并在SOI基板上形 成积累(accumulation)型的p型MOSFET来提高p型MOSFET的电流驱 动能力。但是，在使用了任意基板的情况下，不能使正常导通状态下同样 大小的n型MOSFET和p型MOSFET的电流驱动能力相等。
专利文献l:特开2003-115587
专利文献2:特开平07-086422
如上所述，在使用(100)面的结晶面的CMOS电路中，同一面积的 n型MOSFET和p型MOSFET的电流驱动能力不同，切换速度不同。为 了使该切换速度(上升、下降)相同，需要增大p型MOSFET的沟道宽 度。因此，n型MOSFET和p型MOSFET所占面积不平衡，会阻碍提高 半导体装置的集成度。在上述专利文献l、 2中，提高了p型MOSFET电 流驱动能力，但在使n型MOSFET和p型MOSFET的大小相同方面并不 充分。
发明内容
本发明为解决上述问题而实现，目的在于提供一种在不增大构成内部 电路的一方晶体管的电极的面积的情况下使切换速度相等、且能提高集成 度的半导体装置。
本发明具有以下技术方案。
(第1技术方案)
在包括具有不同导电型的晶体管的电路的半导体装置中，包括SOI 层，其设置在SOI基板上；和栅电极，其由与该SOI层相同导电型的高浓 度层形成，并设置在所述SOI层上；按照所述栅电极与所述SOI层的功函
数差所引起的耗尽层的厚度大于所述SOI层的膜厚的方式设定所述SOI 层的膜厚，并且至少包括一种形成沟道的区域的表面具有距(110)面±10°
以内的面的晶体管。
(第2技术方案)
在包括具有不同导电型的晶体管的电路的半导体装置中，包括设置
在SOI基板上的MOS型晶体管；和在所述SOI基板的第一面上具备与所 述MOS晶体管为相同导电型的栅电极、以及不同导电型的源极/漏极层， 并且形成沟道的区域的表面具有距(110)面±10°以内的面的MOS晶体管。
即，第一、第二技术方案的半导体装置包括如下构成要素设置于SOI (Silicon on Insulator)基板上的MOS型晶体管；和在设置有该MOS型晶 体管的所述半导体基板的第一面上具备与所述MOS晶体管为不同导电型的源/漏电极、以及相同导电型的栅电极，以硅(IIO)以及具有与硅(110) 相等的沟道迁移率的表面为沟道，在栅电压=0时截止的蓄积型MOS晶体管。
(第3技术方案)
在第1或第2技术方案中，控制所述SOI基板上的SOI层的膜厚，使 所述不同导电型的晶体管在平面上的面积以及电流驱动能力大致相等。 即，第3技术方案的半导体装置包括通过控制SOI层的膜厚而电流驱动能 力大致相等的PMOS晶体管和NMOS晶体管。
(第4技术方案)
在第3技术方案中，在所述栅电极与所述SOI层之间形成栅极绝缘膜， 该栅极绝缘膜含有用微波激励的等离子体形成的Si02、 Si3N4、金属硅合金 的氧化膜、金属硅合金的氮化膜中的至少一种。
(第5技术方案)
在第4技术方案中，所述栅极绝缘膜在60(TC以下的温度下形成。艮卩， 在第5技术方案的半导体装置中，MOS晶体管的栅极绝缘膜通过微波激 励的等离子体在600°C以下形成。
(第6技术方案)
一种半导体装置，包括至少具有一对不同导电型的晶体管的电路，所 述晶体管中的至少一个至少包含设置在SOI基板上的半导体层、覆盖该半 导体层表面的至少一部分的栅极绝缘层、形成在该栅极绝缘层上的栅电 极，从而形成为常关闭(normally off)的积累(accumulation)型，按照 因所述栅电极与所述半导体层之间的功函数差而形成于半导体层的耗尽 层的厚度大于所述半导体层的膜厚的方式，选择所述栅电极的材料以及所 述半导体层的杂质浓度。
(第7技术方案)
在第6技术方案中，所述常关闭的积累型晶体管具备距(110)面±10° 以内的面上形成的沟道区域。
第8技术方案)
在第6技术方案中，所述常关闭的积累型晶体管，具备与距(110) 面土10。以内的面不同的面上形成的沟道区域。
根据本发明，其结构包括设置于SOI (Silicon on Insulator)基板上 的MOS晶体管；和在设置有MOS晶体管的SOI基板的第一面上具备与 MOS晶体管为不同导电型的源/漏电极、以及相同导电型的栅电极，且以 硅(110)以及具有与硅(110)相等的沟道迁移率的表面为沟道的MOS 晶体管。
通过采用这样的结构，能得到具有相同电流驱动能力的PMOS晶体管 和NMOS晶体管。由于可以使电子电路的PMOS晶体管和NMOS晶体管 的面积相同，因此能得到切换速度等同，且能够提高集成度的半导体装置。
图1是本发明的第一实施例的半导体装置的剖视图2是本发明的第一实施例中的SOI基板的剖视图3是本发明的实施例的耗尽层厚度与基板杂质浓度的关系图4是表示本发明的效果的电流-电压特性，(a)是漏极电压-漏极电
流特性图，(b)是栅极电压-漏极电流特性图5是现有例的半导体装置的(a)剖视图、(b)俯视图6是表示本发明的第二实施例的半导体装置的图，(a)是立体图， (b)以及(c)是沿A-A'线以及B-B，线的剖视图7 (a)和(b)是本发明的另两个实施例的半导体装置的剖视图8 (a)、 (b)、 (c)以及(d)是表示本发明的积累型晶体管的动作 原理的图9 (a)和(b)是表示本发明的积累型晶体管的构造的剖视图以及 能带构造的图IO是表示本发明的积累型晶体管的1/f噪音的图11 (a)和(b)是表示本发明的积累型晶体管中栅电极的功函数与 SOI层的厚度的关系的图12是表示本发明的积累型晶体管的漏极电压-漏极电流特性的图。
具体实施例方式
下面，参照附图，对本发明的半导体装置进行说明。
(第一实施例)
利用图1 图4，对第一实施例进行说明。图1表示本发明的半导体 装置的剖视图，图2表示SOI基板的剖视图，图3表示耗尽层厚度与基板 杂质浓度的相关图，图4是表示本发明的效果的电流-电压特性图。
如图2所示，准备在支承基板12上具有通过厚度为200nm的埋入氧 化膜13所分离的、45nm的(110)面方位的n型(基板磷浓度1017cm—3) SOI (Silicon on Insulator)层14的基板。对SOI层14的形成晶体管的部 分以外的部分进行蚀刻，使各区域分离。此时，也可向各区域进行阈值调 整用的杂质注入，进行基板浓度调整。用微波激励的等离子体装置进行清 洗后栅极氧化，形成7nm的Si02 (栅极绝缘膜)15。栅极绝缘膜15优选 以60(TC以下的温度形成，也可形成用于获得所希望的电容的膜厚。另外， 栅极绝缘膜可使用Si3N4、 HfOx、 ZrOx、 La203等金属氧化物、PrxSiyNz 等金属氮化物等高介电常数材料。
然后，形成含有1(^cn^以上硼的多晶硅，蚀刻为所希望的栅极长度、 栅极宽度，形成栅电极16。此时，作为栅电极16的P+多晶硅的功函数约 为5.15eV，基板的10 m—3的n型硅层的功函数约为4.25eV，因此，产生 约0.9eV的功函数差。此时的耗尽层厚度约为90nm左右，因此使45nm 的SOI层完全耗尽。因此，本发明的积累型NMOS (n型MOS)晶体管 变为常关闭。
在图3中表示功函数差为0.9eV时的基板杂质浓度和耗尽层厚的关系。 这里，基板杂质浓度和SOI膜厚可在SOI膜厚比耗尽层薄的范围内选择。
然后，向NMOS晶体管区域的源极/漏极层17中离子注入4X10"cm-2 的砷，向PMOS (p型MOS)晶体管区域的源极/漏极层18中离子注入4 X10"cm—2的硼，进行激活。进而，通过CVD形成Si02膜，作为布线层 形成栅极布线19、输出布线20、电源布线21以及电源布线22，从而如图 1那样可在同一基板上形成PMOS晶体管和本发明的积累型NMOS晶体 管。在图4中表示此时的晶体管特性。
如图4所示，SOI层若为从如(551)面的(110)面在±10°以内倾斜 的面方位，则NMOS晶体管和PMOS晶体管具有大致相同的电流驱动能力。结果，NMOS晶体管和PMOS晶体管的面积平衡性好，可使二者大 致相等。另外，考虑功函数差，只要SOI层完全耗尽化，则栅电极材料不 仅可使用多晶硅，也可使用W、 Pt、 Ni、 Ge、 Ru、及其硅化物，。
本发明的CMOS构造中采用如下构造作为SOI层设为从(110)面 在±10°以内倾斜的面方位，SOI层的厚度比由栅电极与SOI层的功函数差 引起的耗尽层的厚度薄。通过采用该构造，提高电流驱动能力，平衡为 NMOS晶体管和PMOS晶体管具有大致相同的电流驱动能力。另外，通 过在同一半导体基板上构成NMOS晶体管和PMOS晶体管，还存在可减 小绝缘分离的面积的优点。通过这样平衡为NMOS晶体管和PMOS晶体 管具有大致相同的电流驱动能力，从而获得可提高集成度的半导体装置。
(第二实施例)
利用图6，对第二实施例进行说明。图6 (a)表示本发明的第二实施 例的半导体装置的概略立体图，图6 (b)表示图6 (a)中的A-A，线的剖 视图，图6 (c)表示图6 (a)中的B-B'线的剖视图。图6的实施例是按 照在同一维度上电流驱动能力平衡的方式设计的SOI型三维构造CMOS 器件。在该CMOS器件中，PMOS晶体管仅在空穴迁移率大的(110)面 制作，NMOS晶体管制作为除电子迁移率略微逊色的(110)面之外，还 将电子迁移率大的侧壁(100)面构成栅极。即，NMOS晶体管是三维构 造，PMOS晶体管是平面(planar)构造，因此均为本发明的积累型。
如图6(b)、 (c)所示，准备在支承基板12上具有通过厚度为200nm 的埋入氧化膜13进行分离的、规定厚度的(110)面方位硅即n型(基板 磷浓度10"cm-3) SOI (Silicon on Insulator)层14画n、 14-p的基板。这里， SOI层14-n、 14-p的表面优选沟道的长度方向为<110>方向。这是由于由 (110)面上的空穴的移动引起的饱和电流量在<110>方向上最大。另一方 面，在(100)面上的电子的移动所引起的饱和电流量需要考虑结晶方向 依存性小。
在图示的例子中，通过蚀刻除去SOI层中形成NMOS晶体管的区域 14-n以及形成PMOS晶体管的区域14-p以外的部分。结果，各区域14-n、 14-p在氧化膜13上分离形成。SOI层作为i层可共用双方区域，作为n型也可将后来形成PMOS晶体管的区域14-p转换为p型。此时，进行阈值 调整用的杂质注入，也可进行基板浓度调整。例如，在100nm这一代中， 设基板浓度为4X1018cm-3。分离的各区域的侧面为(100)面。在这些侧 面中除晶体管区域14-n的沟道区域的侧面之外的侧面上，如图6 (b)所 示，以公知的方法形成有厚的氧化膜25。
例如，厚氧化膜25可由以下方法形成。首先，通过CVD法，将Si02 堆积了45nm以上之后，利用损伤小的各向异性蚀刻，在侧壁上残留氧化 膜照样进行蚀刻之后，向晶体管区域14-n区域以外施加掩模，通过湿蚀刻， 除去晶体管区域14-n的沟道区域的侧面侧壁的厚氧化膜，在晶体管区域 14-p的侧壁上残留厚氧化膜25。
在图6 (b)中，在形成氧化膜25之后进行清洗，接着，用微波激励 的等离子体装置进行栅极氧化，在晶体管区域14-n的沟道区域上面以及侧 面、晶体管区域14-p的沟道区域上面分别形成7nm的Si02膜(栅极绝缘 膜)15。此时，也可形成用于获得所希望的电容的膜厚。另外，栅极绝缘 膜15可使用Si3N4、 HfOx、 ZrOx、 La203等金属氧化物、PrxSiyNz等金属氮 化物等高介电常数材料。
然后，形成含磷或硼、或者磷、砷的合计浓度在1020cm-3以上的多晶 硅，蚀刻为所希望的栅极长度、栅极宽度，形成栅电极16。然后，向NMOS 晶体管区域的源极/漏极层17中离子注入4X 1015cm-2的砷，向PMOS晶体 管区域的源极/漏极层18中离子注入4X10"cm—2的硼，进行激活。
进而，通过CVD形成Si02膜，如图6 (c)所示，形成栅极布线19、 输出布线20、电源布线21以及电源布线22作为布线层。由此，可在同一 基板上形成积累型(即，Accumulation-mode) PMOS晶体管100p和积累 型(即，Accumulation-mode) NMOS晶体管100n。这里，使晶体管区域 14-p沟道区域上面以及侧面的总计面积与晶体管区域14-p的沟道区域上 面的面积相等，并且使两晶体管的动作速度相等。
这里，使两晶体管100p、 100n的沟道区域的长度L相等，设晶体管 区域14-p的沟道区域上面的宽度为Wn、侧面的高度为H、晶体管区域14-p 的沟道区域上面的宽度为Wp。然后，使后述的式(1)成立。
为了使两晶体管的动作速度相等，需要后述的式(2)成立。这里，设积累型NMOS晶体管的(100)以及(110)面的互导分别为gmn (100) 以及gmn (110)，设积累型PMOS晶体管的(110)面的互导为gmp (110)， 这些互导gmn (100)、 gmn (110)、 gmp (110)均已知。另夕卜，例如，若 将宽度Wn设定为适当的值，则获得需要的高度H和宽度Wp作为式(1) 和式(2)的联立方程式的解。此外，SOI层若为从如(551)面的(110) 面在土10。以内倾斜的面方位，则NMOS晶体管和PMOS晶体管具有大致 相同的电流驱动能力。
在这样的条件下，例如设宽度Wn为22nm、互导gmn( 1 IO)为约0.7grnn (100)、互导gmp (110)为约0.8gmn (100)，则高度H为5.5nm、宽度 Wp为33nm。此外，在图示的实施例中，将两晶体管的沟道长度均设为了 25nm。
Wp=2H+Wn (1)
gmp (110) XWp=
gmn (100) X2H+gmp (110) XWn (2)
这样，使NMOS晶体管100n和PMOS晶体管100p的沟道面积以及 栅极面积大致相等，能使两晶体管的电流驱动能力进而动作速度大致相 同，能得到全平衡的CMOS。根据该构造，与现有例相比，所需面积为一 半以下，速度能提高一个数量级左右。进而，通过使pn两晶体管的栅极 面积相同，两晶体管的栅极电容相同，还能将由这些晶体管构成的模拟开 关的偏置噪音降低15dB。
图7 (a)和(b)是对图6 (c)进行改变后的另两个实施例，是相当 于图6 (c)的方向的剖视图。
图7 (a)是NMOS晶体管103n为反型(inversion-mode)、 PMOS晶 体管103p是积累(accumulation)型的例子。该例的器件由同一导电型的 well (p阱)和同一导电型(n+型)栅电极形成，因此，具有工艺简化的 优点。另外，由于仅使用n+型多晶硅栅电极，因此，可防止由薄膜化引起 的硼的扩散(由于硼容易向栅极氧化膜扩散，因此会产生载流子的界面迁 移率劣化的现象)。
图7 (b)是NMOS晶体管102n为积累型、PMOS晶体管102p是反 型的例子。图7 (b)的构成由同一导电型的wdl (p阱)和同一导电型(p+型)栅电极形成，因此，具有工艺简化的优点。另外，通过使用积累型NMOS晶体管，因此可降低CMOS整体的1/f噪声。如后面所述，根据本 发明，通过使用积累型晶体管，还具有电流驱动能力大于反型(图12)的 优点。
这里，参照图8 图12，以图6 (c)、图7 (b)的NMOS晶体管100n、 102n为例，对本发明的积累型晶体管进行说明。
图8 (a) (d)表示了积累型NMOS晶体管的动作原理。首先，如 图8 (a)所示，当栅电压Vg为零时，耗尽层(depletion-layer)扩展到整 个SOI层14。如图8 (b)所示，若施加栅电压Vg，则耗尽层后退到沟道 上面，流出大电流Ibulk。接着，若栅电压增加，则如图8 (c)和(d)所 示，还流出蓄积电流Iacc。
利用图9 (a)和(b)说明该现象，若采用SOI构造，设定由栅电极 16与SOI层14之间的功函数差产生的耗尽层宽度比SOI层14的厚度大， 则能以图9 (a)所示的积累结构形成常关闭型MOS晶体管。这里，在如 图示的MOS晶体管中，将p+多晶硅(功函数5.2eV)用作栅电极16，在 PMOS晶体管中，将n+多晶硅(功函数4.1eV)用作栅电极16，从而可产 生与SOI层14的功函数差。
如图12所示，通过在硅的(110)面上形成积累结构的NMOS晶体管， 从而与硅(100)面上构成的通常的NMOS晶体管相比，可实现同等的电 流驱动能力。另外，通过在硅的(110)面上形成积累结构的PMOS晶体 管，从而与硅(100)面上构成的通常的PMOS晶体管相比，可实现2.5 倍的电流驱动能力。
另外，如图10所示，还能降低l/f噪音。本发明的积累型器件并非通 过pn结势垒实现常关闭。本发明的积累型器件使栅电极与SOI层的功函 数差、SOI层的厚度、漏极电压、源极/漏极间距离最佳化，如图9 (a)所 示，当使栅极电压为0V时，源极/漏极间存在耗尽层，形成阻挡层，则实 现常关闭。
如图9(b)所示，由于器件导通时沟道形成于蓄积层，因此，与通常 的形成反转层的反型MOS晶体管相比，沟道区域的垂直电场减小，因此， 能增大有效迁移率。所以，即使SOI层的杂质浓度变高，也不会产生迁移率的劣化。进而，由于在器件导通时不仅是蓄积层，而且在整个soi层(bulk)都流动电流，因此，SOI层的杂质浓度越高，越能增大电流驱动 能力。
在通常的MOS晶体管中，伴随着微细化，若提高沟道区域的杂质浓 度则沟道迁移率会劣化，与此相比，本发明的积累型器件非常有利于微细 化。为了尽可能提高电流驱动能力、对微细化具有耐击穿(punchthrough) 性、实现常关闭，优选在积累型NMOS晶体管中使用功函数尽量大的栅 电极，在积累型PMOS晶体管中使用功函数尽量小的栅电极。
本发明的积累型器件通过这样增大栅电极材料和SOI层的功函数差， 在SOI层形成耗尽层，按照向漏极电极施加的电压所引起的沟道方向的电 场不会对源极端产生影响的方式具有耐击穿性。SOI层的厚度越厚电流驱 动能力越大，但因功函数差引起的来自栅极的电场也不易影响到SOI层的 至下端(底面)为止。因此，增大功函数差是本发明的积累型器件中最重 要的要素。
图11(a)表示在积累型NMOS晶体管中，使用栅电极的功函数为5.2eV 和6.0eV的器件时所允许的(常关闭)SOI层的厚度。表示了作为栅极绝 缘膜的EOT为0.5nm和1.0nm的情况。使器件常关闭所允许的各微细化 世代(栅极长度)中的SOI层的厚度，在功函数越大时越厚，在22nm世 代，6.0eV时的厚度约为5.2eV时的2倍。
图11 (b)表示使用了 5.2eV和6.0eV的栅电极时的能带(band)图 (绝缘膜厚lnm)。如该图所示，在功函数增大时SOI层变厚，电流驱动 能力增大。
图3表示耗尽层厚度与基板杂质浓度的相关图。参照该图，在本发明 的积累型NMOS晶体管100n、 102n中，若由P+多晶硅形成栅电极16， 则其功函数约为5.15eV，基板的10口cm—3的n型硅层14n的功函数约为 4.25eV,因此，产生约为0.9eV的功函数差。此时的耗尽层厚度约90nm 左右，因此，SOI层即使厚度为45nm也会完全耗尽。图3中表示功函数 差为0.9eV时的基板杂质浓度和耗尽层厚的关系。这里，基板杂质浓度和 SOI膜厚可在SOI膜厚比耗尽层薄的范围内选择。另外，对于栅电极材料 而言，考虑功函数差，只要是使SOI层完全耗尽的材料，则不仅为多晶硅，也可以采用W、 Pt、 Ni、 Ge、 Ru、及其硅化物。
在上述说明中，以沟道区域形成在距(110)面士10。以内的面上的情况 为前提进行说明，但在除距(110)面士10。以内的面以外的其它面、例如 (100)面上形成有沟道区域的晶体管中也能获得同样的效果。
(工业上的可利用性)
基于几个实施例对本发明进行了具体说明，但本发明并不限于上述实 施例，在不脱离其宗旨的范围内可进行各种变形。例如，不仅可作为逻辑 电路元件使用，本发明在其他多种电子电路也同样可应用。
权利要求
1、一种半导体装置，包括具有不同导电型的晶体管的电路，该半导体装置包括SOI层，其设置在SOI基板上；和栅电极，其由与该SOI层相同导电型的高浓度层形成，且设置在所述SOI层上；该半导体装置至少包括一种晶体管，该晶体管，按照所述栅电极与所述SOI层之间的功函数差所引起的耗尽层的厚度大于所述SOI层的膜厚的方式设定所述SOI层的膜厚，并且形成沟道的区域的表面具有距(110)面±10°以内的面。
2、 一种半导体装置，包括具有不同导电型的晶体管的电路，该半导体装置包括-设置在SOI基板上的MOS型晶体管；和在所述SOI基板的第一面上具备与所述MOS晶体管为相同导电型的 栅电极、以及不同导电型的源极/漏极层，并且形成沟道的区域的表面具有 距(110)面土10。以内的面的MOS晶体管。
3、 根据权利要求1或2所述的半导体装置，其特征在于， 控制所述SOI基板上的SOI层的膜厚，使所述不同导电型的晶体管在平面上的面积以及电流驱动能力大致相等。
4、 根据权利要求3所述的半导体装置，其特征在于， 在所述栅电极与所述SOI层之间形成栅极绝缘膜，该栅极绝缘膜含有用微波激励的等离子体形成的Si02、 Si3N4、金属硅合金的氧化膜、金属硅 合金的氮化膜中的至少一种。
5、 根据权利要求4所述的半导体装置，其特征在于， 所述栅极绝缘膜在600°C以下的温度下形成。
6、 一种半导体装置，包括至少具有一对不同导电型的晶体管的电路， 所述晶体管中的至少一个至少包含设置在SOI基板上的半导体层、将该半导体层表面的至少一部分覆盖的栅极绝缘层、形成在该栅极绝缘层上 的栅电极，形成为常关闭的积累型，按照因所述栅电极与所述半导体层之间的功函数差而形成于所述半导体层的耗尽层的厚度大于所述半导体层的膜厚的方式，选择所述栅电极 的材料以及所述半导体层的杂质浓度。
7、 根据权利要求6所述的半导体装置，其特征在于， 所述常关闭的积累型晶体管具备距(110)面±10°以内的面上形成的沟道区域。
8、 根据权利要求6所述的半导体装置，其特征在于， 所述常关闭的积累型晶体管，具备在与距(110)面±10°以内的面不同的面上形成的沟道区域。
全文摘要
本发明的半导体装置包括设置在SOI基板上的半导体层(SOI层)、和设置在所述SOI层上的栅电极，按照所述栅电极与所述SOI层之间的功函数差所引起的耗尽层的厚度大于所述SOI层的膜厚的方式设定所述SOI层的膜厚，并且至少包括一种常关闭的MOS晶体管。
文档编号H01L21/336GK101203946SQ200680018680
公开日2008年6月18日 申请日期2006年6月16日 优先权日2005年6月17日
发明者大见忠弘, 寺本章伸 申请人:国立大学法人东北大学;财团法人国际科学振兴财团