专利名称：半导体装置的制作方法
技术领域：
本发明涉及半导体装置中的防止静电破坏的技术。
背景技术：
一般在半导体装置中安装ESD保护电路，以便不被通过输入端子(或者输出端子)从外部输入的静电(ESDelectrostatic discharge，静电放电)电涌(surge)所破坏。图1表示安装有该ESD保护电路的半导体装置的一个示例。
图1是安装有ESD保护电路的现有半导体装置(输入输出电路)的电路图。图1所示的半导体装置具有接收栅控制信号的CMOS输出电路600(输出晶体管Q10、Q20，电流限制电阻R1，逆变器INV1)；和利用寄生双极所产生的弹回动作的保护晶体管(Q30、Q40、Q50)。
在该半导体装置中，若对输入端子IN施加负极的ESD电涌，则由于流经图中的箭头所示的路径CP1(电源端子VDD→晶体管Q50→接地端子GND→晶体管Q30→输入端子IN)的电流，吸收ESD电涌，从而保护了CMOS输出电路600。保护晶体管被设计成可承受例如根据HBM(human body model人体模型)所规定的电涌电压(2kV等)。
但是，一般在如图1例示的半导体装置中，在CMOS结构方面，导通寄生晶闸管(PNPN结构)，有可能产生在电源端子VDD和接地端子GND(或者VSS电平)之间流经过大电流的闩锁(latch up)效应。若产生该闩锁效应，最坏的情况下有时元件也被破坏。因此，以往作为不产生该闩锁效应的对策，公知有在保护对象的晶体管区域的周围设置保护环的技术。
作为保护环一般设有双重保护环，该双重保护环由包围保护对象的晶体管区域的第一保护环和包围该第一保护环的外侧的第二保护环构成。第一保护环作为电位固定层发挥功能，利用导电类型与保护对象的晶体管相反的杂质扩散层来形成。第二保护环作为闩锁保护层发挥功能，利用导电类型与保护对象的晶体管相同的杂质扩散层来形成。为了闩锁保护，按照每个导电类型不同的晶体管(NMOS晶体管、PMOS晶体管)而分别设置双重保护环。例如，在图1所示的半导体装置中，针对NMOS晶体管Q10、Q30而设置双重保护环，针对PMOS晶体管Q20、Q40设置双重保护环。
下面，参照图2和图3对通过保护环来进行闩锁保护的现有半导体装置的结构进行说明。图2是作为一个示例针对NMOS晶体管设置双重晶体管的半导体装置的平面图。图3是沿图2所示的半导体装置的X-X’线的剖面图。
在图2中，保护对象的NMOS晶体管具有晶体管形成区域20，该晶体管形成区域20包括栅区域30、漏区域40和源区域50。由P型杂质扩散层构成的第一(内侧)保护环610包围该晶体管形成区域20，由N型杂质扩散层构成的第二(外侧)保护环710包围该第一保护环610。
在图3中，在现有的半导体装置中，在例如P型硅构成的P型基板900的表面选择性地形成STI(shallow trench isolation浅沟槽隔离)区域810、820、830，由此将P型基板900的表面分成多个区域。STI区域820和STI区域830之间形成N阱区域700。
在图3中，在STI区域810的右侧形成有作为漏区域40的N型杂质扩散层41。在STI区域810和STI区域820之间形成有第一保护环610(P型杂质扩散层)。在STI区域820和STI区域830之间，在N阱区域700形成有第二保护环710(N型杂质扩散层)。
近年来，在晶体管的源和漏的杂质扩散层上形成有金属硅化物(硅和金属的化合物。以下简记为适宜硅化物。)层的晶体管结构已急速普及。作为金属硅化物，使用硅化钛(TiSi2)、二硅化钴(CoSi2)等。由于该金属硅化物与杂质扩散层相比，具有10倍以上的低电阻，因此若在源区域和漏区域形成硅化物层，则能够降低源和漏的寄生电阻，能够提高晶体管的电流驱动能力。
在半导体装置的制造工序中，上述的硅化物不仅可形成在源和漏上，还可以形成在保护环上。例如，下述的专利文献1公开了，在整个作为保护环的杂质扩散层上形成有硅化物层的晶体管结构。这样，由于形成有硅化物层，因此对于保护环可得到欧姆接触。
在图3所示的半导体装置中，在作为漏区域的N型杂质扩散层41的表面形成有硅化物层42，在第一保护环610的表面形成有硅化物层620，在第二保护环710的表面形成有硅化物层720。硅化物层42(漏)与输入端子IN连接。硅化物层620与接地端子GND连接。硅化物层720与电源端子VDD连接。
图3所示的半导体装置与专利文献1公开的半导体装置相同，在第二保护环710上的整个区域内形成有硅化物层720。
图4是用于说明现有的半导体装置的闩锁保护动作的图。
如图4所示，保护对象的NMOS晶体管的漏区域40、第一保护环610、第二保护环710分别成为发射极、基极、集电极那样的寄生双极晶体管Q50。
通过闩锁产生的、以电源端子VDD和接地端子GND为基准的负极触发电流，作为电流路径CP2所示的基极电流和电流路径CP3所示的集电极电流进行流动。由此，由闩锁所产生的触发电流不流入通过其他的保护环包围的PMOS晶体管区域(未图示)，因此寄生晶闸管不导通而受到保护，不受闩锁影响。
专利文献1美国专利6,624,487号然而，如现有的半导体装置那样，若在包围保护对象的晶体管的第二(外侧)保护环的整个表面形成硅化物层，来制造图1所示的晶体管，则由于对输入端子IN施加ESD电涌，有时会破坏第二保护环附近的PN结。
理想的是，例如像图1中所示的电流路径CP1那样，施加给输入端子IN的负极的ESD电涌，经由高耐压的晶体管Q30、Q50流至电源端子VDD，但是，若在第二保护环上的整个区域内形成硅化物，则电涌电流很难流过图1所示的路径CP1。这是因为，特别在图1所示的本来示意的电涌电流路径CP1中设置多个保护晶体管(Q30、Q50)时，由于该路径CP1的电阻值变高，因此电涌电流相对容易从电源端子VDD流向包括低电阻硅化物的寄生双极晶体管Q50的集电极。即，电涌电流从电源端子VDD流过硅化物层720→第二保护环710→P型基板900→N型杂质扩散区域40(漏)的路径。由此，在寄生双极晶体管Q50中，在发热量大的集电极侧、即由第二保护环710(N型)和P型基板900所形成的PN结被破坏。
图5是表示由第二保护环和P型基板900所形成的PN结被破坏的状态的示意图，(a)表示沿图2中的Y-Y’线的剖面图，(b)表示第二保护环710和输入端子IN之间的电连接关系。在图5中，若由电涌电流使寄生双极晶体管Q50局部导通，则由于硅化物是低电阻，因此来自电源端子VDD的电涌电流局部地通过路径CP4流入，其结果是电涌电流容易局部集中。特别是电流集中在寄生双极晶体管Q50的集电极附近，从而PN结被破坏。例如图4中的第二保护环710和N阱区域700的边界面部、N阱区域700和P型基板900的边界面部被破坏。
发明内容
因此，本发明的目的在于，提供一种半导体装置，其既可在闩锁防止用的保护环上形成硅化物，又能使该保护环不被ESD电涌所破坏。
为了克服上述问题，本发明的半导体装置具有晶体管形成区域、第一保护环、第二保护环、和硅化物区域。
晶体管形成区域形成有第一导电类型晶体管。第一保护环是具有第一宽度且包围所述晶体管形成区域的第二导电类型的第一杂质扩散层，并且与第一基准电位线相连接。第二保护环是具有第二宽度且包围所述第一保护环的第一导电类型的第二杂质扩散层。硅化物区域在所述第二保护环的表面上形成，而在所述第一导电类型晶体管的漏区域所相对的一侧不形成硅化物，与电位比所述第一基准电位线高的第二基准电位线连接。
本发明的半导体装置形成寄生双极晶体管，该寄生双极晶体管将第二保护环(第一导电类型的第二杂质扩散层)作为集电极，将第一保护环(第二导电类型的第一杂质扩散层)作为基极，将第一导电类型晶体管的漏作为发射极。由于硅化物区域在第二保护环的表面形成，以便在所述第一导电类型晶体管的漏区域所相对的一侧不形成低电阻的硅化物，因此实际上集电极中的寄生电阻较高。因此，当通过输入端子或者输出端子从外部施加ESD电涌，寄生双极晶体管导通时，电涌电流很难流至该集电极，第二保护环中的局部电涌电流集中得以避免。
根据本发明的半导体装置，在第二保护环的表面形成硅化物而得到良好的欧姆接触性，同时，不损坏该第二保护环的闩锁保护功能，当施加ESD电涌时第二保护环不被破坏。
图1是表示安装有ESD保护电路的现有半导体装置的一个示例的图。
图2是针对NMOS晶体管设置双重保护环的现有半导体装置的平面图。
图3是沿图2所示的现有半导体装置的X-X’线的剖面图。
图4是用于说明现有半导体装置的动作的图。
图5是表示由第二保护环和P型基板所形成的PN结被破坏的状态的示意图。
图6是组合了第一实施方式的半导体装置的、带有ESD保护电路的半导体装置的电路图。
图7是第一实施方式的半导体装置的平面图。
图8是沿图7所示的半导体装置的A-A’线的剖面图。
图9是第一实施方式的半导体装置的变形例的平面图。
图10是第二实施方式的半导体装置的平面图。
图11是沿图10所示的半导体装置的B-B’线的剖面图。
图12是第二实施方式的半导体装置的变形例的平面图。
图13是第三实施方式的半导体装置的平面图。
图14是沿图13所示的半导体装置的C-C’线的剖面图。
图15是用于说明第三实施方式的半导体装置的动作的图。
图16是第三实施方式的半导体装置的变形例的平面图。
具体实施例方式
(第1实施方式)下面，参照图6～图9对本发明的半导体装置的第一实施方式进行说明。
首先，对实施方式的半导体装置的优选实施例进行说明。
图6是安装有ESD保护电路的半导体装置10(输入输出电路)的电路图。图6所示的半导体装置10具有接收栅控制信号的CMOS输出电路6(输出晶体管Q1、Q2，电流限制电阻R1，逆变器INV1)；和利用寄生双极所产生的弹回动作的保护晶体管(Q3、Q4、Q5)。
NMOS晶体管Q5设置在电源端子VDD(第二基准电位)和接地端子GND(第一基准电位)之间。NMOS晶体管Q3设置在输入端子IN和接地端子GND之间，PMOS晶体管Q4设置在输入端子IN和电源端子VDD之间。
如图6中示意地表示那样，形成有NMOS晶体管(Q1、Q3)的区域被双重保护环GR7包围，形成有PMOS晶体管(Q2、Q4)的区域被双重保护环GR8包围。
在双重保护环GR7、GR8中，第一保护环作为电位固定层发挥功能，利用导电类型与保护对象的晶体管相反的杂质扩散层来形成。第二保护环作为闩锁保护层发挥功能，利用导电类型与保护对象的晶体管相同的杂质扩散层来形成。为了闩锁保护，如图6所示，需要按照每个导电类型不同的晶体管(NMOS晶体管、PMOS晶体管)而分别设置双重保护环。
关于该双重保护环的结构在后面叙述。
在该半导体装置10中，若对输入端子IN施加负极的ESD电涌，则由于流经图中的箭头所示的路径CP1(电源端子VDD→NMOS晶体管Q5→接地端子GND→NMOS晶体管Q3→输入端子IN)的电流，ESD电涌被吸收，从而保护了CMOS输出电路6。保护晶体管设计成可承受例如根据HBM(human bodymodel人体模型)所规定的电涌电压(2kV等)。
接着，参照图7和图8对半导体装置10中的NMOS晶体管(Q1、Q3)和该NMOS晶体管的双重保护环GR7的结构进行说明。而且，PMOS晶体管(Q2、Q4)和包围该PMOS晶体管的双重保护环GR8的结构与以下说明的NMOS晶体管的情况相比较，只是导电类型相反这一点不同。
图7是第一实施方式的半导体装置10的平面图。图8是沿图7所示的半导体装置10的A-A’线的剖面图。
在图7中，NMOS晶体管具有晶体管形成区域20，该晶体管形成区域20包括栅区域30、漏区域40和源区域50。如图7所示，在该晶体管形成区域20中，漏区域40和源区域50交替且相互分离地形成。在图7中，漏区域40和源区域50的形状为矩形，其长度方向彼此相同。在漏区域40和源区域50之间的区域为沟道区域(未图示)，在沟道区域的正上方设有栅区域30。于是，通过一个漏区域40、与该漏区域40相接的沟道区域、与该沟道区域相接的源区域50形成了NMOS晶体管结构。在漏区域40和源区域50上分别配置有多个接头，将漏区域40和源区域50与设置在上层的金属配线相连接。
而且，在图7所示的晶体管形成区域中表示的不是仅用于两个NMOS晶体管Q1、Q3的区域，而是用于保护多个NMOS晶体管的一般结构。因此，本领域技术人员能够容易想到在半导体装置中，不仅形成图6所示的特定的电路结构中的NMOS晶体管，而且还在半导体装置中形成漏与输入端子IN连接的所有NMOS晶体管。
半导体装置10用由高浓度的P型杂质扩散层构成的宽度W1(第一宽度)的第一保护环61包围晶体管形成区域20，用由高浓度的N型杂质扩散层构成的宽度W2(第二宽度)的第二保护环71包围该第一保护环61。在图7的平面图中示出有形成在第一保护环61的上部的硅化物层62；第二保护环71的一部分；和形成在第二保护环71的上部的硅化物层72。而且，宽度W1和宽度W2在各保护环的周方向分别不是定值也没关系。
在硅化物层62和硅化物层72上分别配置有多个接头，将硅化物层62和硅化物层72与设置在上层的金属配线相连接。
图8表示沿图7所示的半导体装置10的A-A’线的剖面图。
在图8中，在由P型硅构成的P型基板90的表面选择性地形成有STI(Shallow Trench Isolation浅沟槽隔离)区域81～83，由此将P型基板90的表面分成多个区域。STI区域82和STI区域83之间形成N阱区域70。
在图8中，在STI区域81的右侧形成有作为漏区域40的N型杂质扩散层41。在STI区域81和STI区域82之间形成有第一保护环61(P型杂质扩散层)。在STI区域82和STI区域83之间，在N阱区域70上形成有第二保护环71(N型杂质扩散层)。
在作为漏区域的N型杂质扩散层41的表面形成有硅化物层42。在第一保护环61的表面形成有硅化物层62。第二保护环71的表面形成有硅化物层72。
作为上述的硅化物层的形成方法，可利用将硅化物层自己匹配的公知硅化物技术。
例如为了在杂质扩散层上形成钴硅化物，通过以下的形成工序进行。首先，在形成有杂质扩散层的硅基板表面上通过溅射成膜。而且，在例如450℃～650℃的温度下进行RTA(快速热退火Rapid ThermalAnnealing)处理。由此，杂质扩散层的表面和与该表面接触的钴(Co)膜的一部分进行反应，从而在杂质扩散层上形成CoSi2层。
在本实施方式的半导体装置10中，如后所述，由于在杂质扩散层上的希望位置形成硅化物层，因此在形成硅化物膜之前，利用氮化膜(或者氧化膜)将杂质扩散层掩蔽之后进行。
在硅化物层42的表面形成有接头43，接头43与金属配线44连接。在硅化物层62的表面形成有接头63，接头63与金属配线64连接。在硅化物层72的表面形成有接头73，接头73与金属配线74连接。
借助于各金属配线(44、64、74)，成为漏的N型杂质扩散层41与输入端子IN连接，第一保护环61与接地端子GND(第一基准电位)连接，第二保护环71与电源端子VDD(第二基准电位)连接。
在本实施方式的半导体装置10中，如图7和图8所示，不在第二保护环71的整个表面上形成硅化物，在第二保护环71的表面，在晶体管形成区域20所相对的一侧(在图8中为N型杂质扩散层41侧)不形成硅化物。为了便于理解，如在图7的平面图上示出的那样形成第二保护环71和STI区域82的接合边界面BD(参照图8)，在晶体管形成区20所相对的一侧，在第二保护环71的整个周方向，不形成宽度为W3(预定第三宽度)的硅化物。
下面，对实施方式的半导体装置10的动作进行说明。
如图8所示，形成寄生NPN双极晶体管Q10，其将漏(N型杂质扩散层41)、第一保护环61(P型杂质扩散层)、第二保护环71(N型杂质扩散层)分别作为发射极、基极、集电极。因此，在图6例示的半导体装置中，当对输入端子IN施加负极的ESD电涌时，该寄生NPN双极晶体管Q10导通。
当寄生NPN双极晶体管Q10导通时，过大的ESD电涌电流流过硅化物层72→第二保护环71→N阱区域70→P型基板90→漏(N型杂质扩散层41)的路径。一般，由于电涌电流的作用，发热量高的集电极的PN结成为最容易被破坏的部位。
由于硅化物与成为第二保护环71的N型杂质扩散层相比，具有10倍以上的低电阻，因此容易生成过大的ESD电涌电流，但由于在本实施方式的半导体装置10中，在第二保护环71的表面，在晶体管形成区域20所相对的一侧的整个范围内不形成硅化物，因此ESD电涌电流很难在寄生双极晶体管Q10的集电极的PN结处局部集中。
即，由于在晶体管形成区域20所相对的一侧的整个范围内不形成低电阻的硅化物，因此，当由于ESD电涌电流的作用而寄生双极晶体管Q10导通时，实际上该寄生双极晶体管Q10的集电极电阻增加，电涌电流很难流过。因此，ESD电涌电流很难局部集中。
此外，由于来自电源端子VDD的电涌电流很难流过寄生双极晶体管Q10的集电极，因此该电涌电流就容易流过本来示意的电流路径CP1(参照图6)。
如以上说明那样，由于实施方式的半导体装置10形成有使ESD电涌电流不局部集中的硅化物层72，因此漏与输入端子IN连接的NMOS晶体管(在图6中为MOS晶体管Q1、Q3)的第二保护环得到保护而不受ESD电涌影响，不损坏所谓的闩锁保护的本来功能。
此外，在实施方式的半导体装置10中，从图7可知，即使在第二保护环71的表面的一部分未形成硅化物，也可在设置接头的位置确保硅化物，因此，第二保护环71和接头73之间可进行欧姆接触。一般，为了有效吸收闩锁产生的触发电流，外侧的第二保护环大多以宽幅形成，因此在设置接头的位置上既确保了硅化物，而且缩小第二保护环上的硅化物区域的宽度对周围的布局设计不会产生较大的影响。
实施方式的半导体装置10的硅化物区域，能够仅利用掩蔽来形成在第二保护环上未形成有硅化物的部位，在制造工序上没有变化。
而且，如图7所示，半导体装置10是在晶体管形成区域20所相对的一侧，在第二保护环71的整个周方向，没有形成宽度W3(预定的第三宽度)的硅化物的结构，但该结构不限定于此。即，只要在晶体管形成区域20所相对的一侧不形成硅化物即可，未形成硅化物的区域的宽度不是一定也没关系。例如，如图9例示的那样，还可以在第二保护环71的表面，通过晶体管形成区域20的漏区域所相对的部位和源区域所相对的部位改变非硅化物区域的宽度。在该情况下，如图9所示，优选加大与漏区相对的部位中的非硅化物区域的宽度。
此外，由于ESD电涌电流(寄生双极晶体管的集电极电流)从第二保护环71流至漏区域40，因此在第二保护环71的周方向，若至少只在与漏区域40相对的范围内未形成硅化物，则能够防止ESD电涌电流局部集中。
此外，图10是闩锁保护对象的晶体管的漏与输入端子IN连接的输入输出电路，但本实施方式的结构也适用于闩锁保护对象的晶体管的漏与输出端子连接的电路结构的输入输出电路。
(第二实施方式)下面，参照图10～图12对本发明的半导体装置的第二实施方式进行说明。而且，关于与第一实施方式的半导体装置相同的部位标注相同标号，并省略重复说明。
如已经说明过的那样，在第一实施方式的半导体装置10中，由于在晶体管形成区域20所相对的一侧不形成硅化物，因此与现有技术相比较，电涌电流难以局部集中，但本实施方式的半导体装置11的目的在于，其结构更加可靠地防止该电涌电流的局部集中。
首先，对实施方式的半导体装置11的结构进行说明。
图10是第二实施方式的半导体装置11的平面图。图11是沿图10所示的半导体装置11的B-B’线的剖面图。
如图10所示，在本实施方式的半导体装置11中，在第二保护环71的整个表面上不形成硅化物，在第二保护环71的表面，在晶体管形成区域20所相对的一侧(在图11中为N型杂质扩散层41侧)，未形成宽度W3(预定的第三宽度)的硅化物，这一点与第一实施方式的半导体装置10相同。
在本实施方式的半导体装置11中，在上述的半导体装置10的结构的基础上，在第二保护环71的周方向，对与漏区域40接近的范围71a，在第二保护环71的整个宽度W2(第二宽度)上不形成硅化物。并且，优选如图11所示，进而在第二保护环71表面的范围71a上不形成与处于上位的金属配线74连接的接头。
在图11中，形成寄生NPN双极晶体管，其将漏(N型杂质扩散层41)、第一保护环61(P型杂质扩散层)、第二保护环71(N型杂质扩散层)分别作为发射极、基极、集电极，这一点与第一实施方式的半导体装置10相同。
如已经说明过的那样，在第一实施方式的半导体装置10中，当寄生NPN双极晶体管导通时，过大的ESD电涌电流流过硅化物层72→第二保护环71→N阱区域70→P型基板90→漏(N型杂质扩散层41)的路径。在图10的平面图上观察，该电涌电流流向与第二保护环71(N型杂质扩散层)的周方向正交的方向，但与该周方向的位置无关，不是均等地流过。即，在平面图上观察，寄生双极晶体管的基极宽度变窄的范围、即与漏区域40接近的范围成为在上述的第一实施方式的半导体装置10中，寄生双极晶体管的电流放大率变高且电涌电流容易局部集中的部位。
鉴于上述观点，在第二实施方式的半导体装置11中，如图10所示，由于相对与漏区域40接近的范围71a，第二保护环71的整体范围内未形成硅化物，因此能够可靠地防止电涌电流局部集中。若在未形成该硅化物的区域内不配置接头，则上述电涌电流路径被切断，是优选的。
此外，根据该半导体装置11的结构，由于来自电源端子VDD的电涌电流难以流过寄生双极晶体管Q10的集电极，因此该电涌电流容易流过本来示意的电流路径CP1(参照图6)。
而且，从图10可知，由于未形成硅化物的范围71a在第二保护环71的整个表面区域中所占的比例小，并且N型杂质扩散层未被损坏，因此几乎不对本结构的闩锁保护功能产生影响。
如以上说明的那样，在本实施方式的半导体装置中，在第二保护环71(第二杂质扩散层)的周方向，在与NMOS晶体管(第一导电类型晶体管)的漏区域接近的范围内，在第二保护环71的整个宽度(第二宽度)上部形成硅化物，因此NMOS晶体管的第二保护环71不受ESD电涌的影响而得到保护，通过该保护环可确保闩锁保护功能。
而且，在图10所示的半导体装置11的结构中，以在栅区域30中的栅电极的相反侧的范围71a未形成硅化物的方式形成硅化物层72，但不限定于该结构。如图12所示，能够设置未形成硅化物的范围71a，而与栅电极的朝向无关。
(第三实施方式)下面，参照图13～图16对本发明的半导体装置的第三实施方式进行说明。而且，关于与第一实施方式的半导体装置相同的部位标注相同标号，并省略重复说明。
如已经说明过的那样，在第一实施方式的半导体装置10中，由于在晶体管形成区域20所相对的一侧不形成硅化物，因此与现有技术相比较，电涌电流难以局部集中，但本实施方式的半导体装置12的目的在于，其结构更加可靠地防止该电涌电流的局部集中。
首先，对实施方式的半导体装置12的结构进行说明。
图13是第三实施方式的半导体装置12的平面图。图14是沿图13所示的半导体装置12的C-C’线的剖面图。
如图13所示，在本实施方式的半导体装置12中，在第二保护环71的表面上形成硅化物区域75，该硅化物区域75具有多个在各自的正上方设有接头的副区域751(分割成小的硅化物区域)。多个副区域751分别彼此分开而形成。由此，各副区域751成为通过N型杂质扩散层以高电阻进行电连接的状态。
而且，在图14中，硅化物区域75的结构为，在第二保护环71的表面，在STI区域82侧和STI区域83侧的两侧不形成硅化物，但不限定于该结构。还可以在不容易被电涌电流破坏的部位的STI区域83侧，各副区域751保持相互分开而形成的状态，同时直到接合边界面BD2所示的位置(第二保护环71和STI区域83的接合边界面)都形成硅化物。
下面，参照图15对实施方式的半导体装置12的动作进行说明。
图15是用于说明半导体装置12的动作的图，(a)表示沿图13中的D-D’线的剖面，(b)表示第二保护环71和输入端子IN之间的电连接关系。(b)所示的晶体管Q79是使漏(N型杂质扩散层41)、第一保护环61(P型杂质扩散层)、第二保护环71(N型杂质扩散层)分别成为发射极、基极、集电极的寄生双极晶体管。
这里，在半导体装置12的结构中，由于多个副区域751分别以高电阻进行连接，因此如图15所示，寄生双极晶体管Q79能够作为由多个副区域751分别与集电极连接的多个寄生晶体管构成的部件。在图15中，能够认为例如副区域751a与寄生晶体管Q79a的集电极连接，副区域751b与寄生晶体管Q79b的集电极连接，副区域751c与寄生晶体管Q79c的集电极连接。
于是，根据对输入端子IN施加的负极ESD电涌，作为多个寄生晶体管(Q79a、Q79b、Q79c、…)中动作阈值低、容易进入双极动作的寄生晶体管，例如当寄生晶体管Q79b导通时，则该寄生晶体管Q79b的集电极电位被引至发射极电位而变为低电位，即副区域751b变为低电位。这样，成为电涌电流集中从副区域751b的周边向变为低电位的副区域751b流入的状况。
在本实施方式的半导体装置12中，由于邻接的副区域751以高电阻进行连接，因此从周边向副区域751b流入的电涌电流的路径，不是图15中的电流路径CP6，而是电流路径CP5。即，从周边向副区域751b流入的电涌电流经由接头73、金属配线74流入副区域751b。因此，副区域751b的周边的硅化物区域(751a、751c)和相对应的接头作为集电极电阻发挥功能，抑制电涌电流在副区域751b附近的相对于PN结的局部集中。即，来自副区域751b的周边的电涌电流，蔓延至上层的金属配线，而难以在副区域751b生成电流集中。
如以上说明的那样，在本实施方式的半导体装置中，由于硅化物区域75包括彼此分开而形成的多个副区域751，各副区域751与金属配线74连接，因此副区域751之间的电涌电流的平面电流路径被切断。由此，由于电涌电流很难集中在副区域751的局部，因此NMOS晶体管的第二保护环不受ESD电涌的影响而得到保护，确保该保护环的闩锁保护功能。
此外，根据该半导体装置12的结构，由于来自电源端子VDD的电涌电流很难流经寄生双极晶体管Q79的集电极，因此该电涌电流容易流经本来示意的电流路径CP1(参照图6)。
而且，如图13所示，本实施方式的半导体装置是多个副区域751中分别形成有单一接头的结构，但不限定于该结构。例如图16所示，还可以在各副区域761中形成多个接头(在图16所示的例子中为两个)。
此外，如上所述，在与漏区域40接近的范围(图10所示的范围79a)内，寄生双极晶体管的电流放大率变高，电涌电流容易局部集中，因此还可以仅在该范围内形成上述结构(通过相互绝缘的多个副区域而形成的结构)。
以上，详细描述了本发明的实施方式，但具体结构和系统不限定于上述实施方式，还包括适于在不脱离本发明的要旨的范围内的设计变更和其他系统等。
权利要求
1.一种半导体装置，该半导体装置具有晶体管形成区域，其形成有第一导电类型晶体管；第一保护环，其具有第一宽度并包围所述晶体管形成区域，作为第二导电类型的第一杂质扩散层与第一基准电位线连接；第二保护环，其具有第二宽度并包围所述第一保护环，作为第一导电类型的第二杂质扩散层；以及硅化物区域，其作为在所述第二保护环的表面形成的硅化物区域，而在所述第一导电类型晶体管的漏区域所相对的一侧不形成硅化物，与电位比所述第一基准电位线的电位高的第二基准电位线连接。
2.根据权利要求1所述的半导体装置，其特征在于，在所述第二保护环中，以所述第一导电类型晶体管的漏区域所相对的一端为基准，在所述第二保护环的表面未形成硅化物的区域成为预定的第三宽度。
3.根据权利要求1所述的半导体装置，其特征在于，在所述第二保护环中，在与所述第一导电类型晶体管的漏区域接近的范围内，硅化物未在整个所述第二宽度上形成。
4.根据权利要求1或3所述的半导体装置，其特征在于，在所述第二保护环中，在与所述第一导电类型晶体管的漏区域接近的范围内，未形成与金属配线相接的接头。
5.根据权利要求1所述的半导体装置，其特征在于，所述硅化物区域包括多个相互分离而形成的副区域，各副区域与金属配线连接。
6.根据权利要求5所述的半导体装置，其特征在于，所述硅化物区域在所述第二保护环的周方向，在与所述第一导电类型晶体管的漏区域最接近的范围内，具有所述多个副区域。
全文摘要
本发明提供一种半导体装置。该半导体装置在闩锁防止用保护环上形成硅化物，并且避免该保护环被ESD电涌破坏。作为解决手段，该半导体装置的结构为，在闩锁防止用第二保护环(71)的表面，在与晶体管形成区域(20)所相对的一侧，未形成宽度(W3)的硅化物。
文档编号H01L23/60GK101022106SQ200710004218
公开日2007年8月22日 申请日期2007年1月18日 优先权日2006年2月15日
发明者加藤且宏, 市川宪治 申请人:冲电气工业株式会社