具有热障的相变化存储单元及其制造方法

专利名称：具有热障的相变化存储单元及其制造方法
技术领域：
本发明涉及使用相变化存储材料的高密度存储装置、以 及制造此存储装置的方法，尤其涉及一种相变化存储元件其 在相变化元件与电极之间具有热障，其中相变化存储材料包 括硫属化物与其它材料。
背景技术：
相变化存储材料广泛地用于非易失性随机存取存储单 元。例如硫属化物与类似材料的这种材料，可通过施加适用 于集成电路中的电流电平，获得在非晶态与结晶态之间的相 变化。大致非晶态的特征在于其电阻率高于大致结晶态，而 此特征可以轻易地被检测以指定数据。
从非晶态转变至结晶态一般为低电流步骤。从结晶态转
变至非晶态(以下称为重置(reset))—般为高电流步骤，其 包括短暂的高电流密度脉冲以熔化或破坏结晶结构，其后此 相变化材料会快速冷却，抑制相变化的过程，使得至少部分 相变化结构得以维持在非晶态。理想状态下，致使相变化材 料从结晶态转变至非晶态的重置电流幅度应越低越好。欲降 低重置所需的重置电流幅度，可通过减小在存储器中的相变 化材料元件的尺寸、以及减少电极与此相变化材料的接触面 积而实现，因此可针对此相变化材料元件施加较小的绝对电 流值而实现较高的电流密度。
此领域发展的一种方法致力于在集成电路结构上形成 微小孔洞，并使用微量可编程的电阻材料填充这些微小孔 洞。致力于这种微小孔洞的专利包括于1997年11月11 日公布的美国专利第5,687,112号"Multibit SingleCell Memory Element Having Tapered Contact"、 发明人 为0vshinky;于1998年8月4日公布的美国专利第 5,789,277号 "Method of Making Chalogenide [sic] Memory Device"、发明人为Zahorik等；于2000年11月 21日公布的美国专利第6,150,253号 "Controllable Ovonic Phase—Change Semiconductor Memory Device and Methods of Fabricating the Same"、 发明人为Doan等。
当以微小尺寸制造这种装置、且必须符合大尺寸存储装 置的严格工艺参数时，会发生问题。小于相变化单元的微小 尺寸相关的问题之一，在于围绕着有源区域的材料的导热 性。为了获得相变化，有源区域中的相变化材料的温度，必 须达到相变化临界值。然而，电流通过此材料所产生的热量， 被周围结构所导引而散失。从有源区域的相变化材料将热量 导引散失的现象，会减慢电流的加热效应，并影响相变化操 作。
因此希望可提供一种存储单元结构，其需要较小的电 流。更加地希望提供一种工艺与结构，其可与同一集成电路 的周边电路的制造相容。

发明内容
存储单元的制造方法，包括提供衬底，在衬底上沉积电 介质层衬底，在电介质层中形成过孔，以及在过孔中沉积导 电材料(栓塞)。此晶圆被平面化以形成第一表面，且此导 电材料的部分被移除(蚀刻)，以形成具有一外露侧壁的凹 口，且此导电材料的第二表面低于第一表面。导电阻挡层沉 积在第二表面上、以及外露侧壁部分上，且热隔离材料沉积 在导电阻挡层上。此热隔离材料与导电阻挡材料被平面化， 以形成外露导电阻挡表面。底电极形成于热隔离材料上，其 延伸至外露导电阻挡表面上，并与之形成电接触。存储材料 形成于底电极上，并形成顶电极电接触至存储材料。
在一特定实施例中，此导电阻挡层由氮化钛所构成，且
其厚度介于1至10纳米。在另一实施例中，底电极的厚度 不大于30纳米。在另一实施例中，热隔离材料包括旋涂玻 璃。
在一特定实施例中，外露导电阻挡层限定外围，此外围 环绕此热隔离材料，且底电极覆盖此外围。在另一实施例中， 存储材料与顶电极形成存储核心，其具有次微米柱状存储材 料。
在某些实施例中，在过孔中沉积导电材料，形成了裂缝， 且蚀刻此导电材料会暴露一裂缝开口。此热隔离材料覆盖了 裂缝开口，以提供一表面，其与外露的导电阻挡表面等高。
在另一实施例中，存储单元的制造方法包括提供衬底， 在衬底上沉积电介质层衬底，在电介质层中形成过孔；在过 孔中沉积导电材料，且平面化电介质层与导电材料，以形成 第一表面。此导电材料被蚀刻以形成一凹口，其具有外露侧 壁部分，并形成导电材料的第二表面，此第二表面低于第一 表面。导电阻挡层沉积于第二表面上以及外露侧壁部分上， 且热隔离材料沉积于导电阻挡层上。此热隔离材料与导电阻 挡材料被平面化以形成外露导电阻挡表面，且底电极层形成 于热隔离材料上、以及外露导电阻挡表面上。存储核心形成 于底电极层上。此存储核心具有顶电极，并在顶电极与下电 极层之间包括亚光刻柱状存储材料。侧壁隔离形成于底电极 层上而环绕存储核心；以及底电极依据此侧壁隔离而形成。 此底电极接触至外露导电阻挡表面的至少一部分，以将亚光 刻柱状存储材料电耦合到导电材料。
在一特定实施例中，外露导电阻挡表面形成环状外围， 其具有第一直径，且侧壁隔离具有第二直径，第二直径大于
第一直径。在另一实施例中，底电极覆盖了环状外围。
在另一实施例中，存储单元具有衬底；电介质层，其设 置于此衬底上并具有第一表面；过孔位于此电介质层中并从 此第一表面延伸，此过孔具有上部与下部，此上部被侧壁部 分所环绕；接点位于此过孔的此下部中，并具有第二表面； 导电阻挡层位于此接点上并电接触至此接点，此导电阻挡层 沿着此侧壁部分延伸至此第一表面，以在此第一表面处形成 导电阻挡表面，此导电阻挡层限定一内部。热隔离材料位于 此导电阻挡层的此内部中。底电极设置于此热隔离材料以及 此导电阻挡表面上并延伸横跨此二者，使得此底电极底电极 电耦合到此接点。存储材料元件位于此底电极上，此热隔离 材料在此存储材料元件与此接点之间提供热隔离效果。顶电 极形成于此存储材料元件上，并电接触至此存储材料元件。
在一特定实施例中，存储材料元件包括亚光刻柱状存储 材料。在另一实施例中，侧壁隔离形成且围绕此亚光刻柱状 存储材料，且侧壁隔离限定底电极。
在一特定实施例中，存储材料元件包括硫属化物，而在 另一特定实施例中，存储材料元件包括锗、锑、与碲。
在一特定实施例中，此热隔离材料包括旋涂玻璃。在一 特定实施例中，此接点具有第一导热性且热隔离材料具有第 二导热性，第二导热性小于第一导热性。
在一特定实施例中，导电阻挡层为氮化钛，其厚度为约 1至10纳米。在一特定实施例中，底电极的厚度不大于30 纳米。在一特定实施例中，导电阻挡表面限定外围，且底电 极覆盖此外围。


图1为本发明的集成电路装置的方块图2是图1的代表性存储阵列的一部分示意图3A-3G示出了本发明一实施例的可编程电阻存储单
元的工艺步骤，此存储单元具有热障；
图
4示出了本发明另一实施例的可编程电阻存储元件，
其具有热障；
图5A与图5B示出了在本发明可编程电阻存储单元中的 电流路径；
图6A-61示出了本发明另一实施例的具有热障的可编 程电阻存储单元的工艺步骤。
具体实施例
以下详细说明本发明的结构与方法。本发明说明书目的 并非在于定义本发明。本发明由权利要求所定义。本发明的 所有实施例、特征、目的及优点等将可通过下列说明书及附 图获得充分了解。
在本发明的方向性叙述中，图式的方向与其参考座标有 关，"上"、"下"、"左"、与"右"对应于对应图式中的方向。 相同地，"厚度"指垂直方向，"宽度"指水平方向。这些方 向与操作中的电路方向无关，如本领域技术人员所了解。
之后涉及公知集成电路与存储阵列实施例与存储单元 的示例，以及本发明相变化元件与存储单元的实施例，然后 则将讨论工艺步骤。
请参考图1，其示出集成电路10的简化方块图，而本 发明可能使用此集成电路。电路IO包括存储阵列12，其使 用了相变化存储单元(未示出)，在半导体衬底上包括至少 一个本发明的存储单元，如下所详述。字线解码器14与多 条字线16形成电连接。位线解码器18与多条位线20电连 接，以从阵列12中的相变化存储单元(未示出)读取数据 并写入数据。位址从总线22供应至字线解码器与驱动器14 以及位线解码器18。方块24中的感测放大器以及数据输入 结构，经由数据总线26而耦合到位线解码器18。数据从集 成电路10的输入/输出端口、或其它集成电路10内部或外 部的来源，经由数据输入线28，而传送至方块24中的数据 输入结构。其它电路30可包括在集成电路10上，例如通用 处理器或专用应用电路、或模块的组合而提供系统单晶片功能，并由阵列12所支援。数据从方块24的感测放大器、经 由数据输出线32，而输出至集成电路10的输入/输出端口， 或输出至其它位于集成电路10的内部或外部的数据目的 地。
在本实施例中所使用的控制器34，使用了偏压安排状 态机器，并控制了偏压安排供应电压36的应用，例如读取、 编程、擦除、擦除确认与编程确认电压。控制器34可利用 专用逻辑电路而应用，如本领域技术人员所熟知。在替代实 施例中，控制器34包括了通用处理器，其可用于同一集成 电路，以执行电脑程序而控制装置的操作。在另一实施例中， 控制器34组合专用逻辑电路与通用处理器。
如图2所示，阵列12的每一存储单元包括了一个存取 晶体管(或其它存取装置，例如二极管)、以及相变化元件， 其中四个存取晶体管示出如38、 40、 42、 44，而四个相变 化元件示出如46、 48、 50、 52。每一存取晶体管38、 40、 42、 44的源极共同连接至源极线54，源极线54在源极线终 端55结束。在另一实施例中，这些选择元件的源极线并未 电连接，而是可独立控制的。多条字线16 (包括字线56与 58)沿着第一方向平行地延伸。字线56、 58与字线解码器 14进行电交换信息。存取晶体管38、 42的栅极连接至公用 字线(例如字线56)，而存取晶体管40、 44的栅极共同连 接至字线58。多条位线20 (包括位线60、 62)中，位线60 连接到相变化元件46， 48的一端。特别地，相变化元件46 连接于存取晶体管38的漏极与位线60之间，而相变化元件 48连接于存取晶体管48的漏极与位线60之间。相似地， 相变化元件50连接于存取晶体管42的漏极与位线62之间， 而相变化元件52连接于存取晶体管44与位线62之间。需 要注意的是，在图中为了方便起见，仅示出四个存储单元， 在实际应用中，阵列12可包括上千个至上百万个此种存储 单元。同时，亦可使用其它阵列结构，例如将相变化存储元
件连接到源极。
图3A-3G示出了本发明一实施例的具有热障的可编程 电阻存储单元的工艺步骤。图3A示出了存储单元存取层 300，其形成于半导体衬底302上。存取层300典型地包括 存取晶体管(未示)。如二极管等其它存取装置亦可使用于 此。存取层300包括栓塞接点("接点")304延伸穿过电介 质层306，栓塞接点可由钩、多晶硅或氮化钛所构成。电介 质层可举例如二氧化硅，亦可使用其它材料。在一实施例中， 电介质层306沉积于衬底上。过孔形成于电介质层中，且导 电材料沉积于此过孔中。导电材料为栓塞材料，或可为导电 阻挡材料与栓塞材料。栓塞形成技术如本领域中所公知，故
在此不赘述其细节。
选择性阻挡层308将栓塞304与电介质层306隔开。随 着所使用材料的不同，阻挡层308在栓塞304与半导体衬底 302、以及栓塞304与电介质层306之间，提供了扩散阻挡。 举例而言，阻挡层308由一层氮化钽所构成，其具有导电性。 栓塞304具有上表面310，其与电介质层的上表面312等高。 举例而言，使用化学机械研磨(CMP)步骤，而形成栓塞的 上表面310以及电介质层的上表面312。
半导体衬底302中的掺杂区域作用为晶体管的终端，包 括字线与栅极线以将栓塞304耦合到公用源极线(未示出)。 这些元件优选以公知方式形成，因此其细节在此不赘述。
图3B示出了栓塞与阻挡层(图3A中的304与308)利 用选择性蚀刻技术移除后的存取层结构，以形成凹口 314 以及接点304，。接点304，的上表面为第二表面316，其 低于第一表面。凹口 314具有外露侧壁部分318。
图3C示出了导电阻挡层320沉积于图3B的凹口的第二 表面上(图3B的标号316)、以及外露侧壁部分上(图3B 的标号318)后的图3B存取层，而形成杯状内部。在一特 定实施例中，沉积一层厚度大约5纳米的氮化钛，而形成导电阻挡层。或者，可使用氮化钽、钛、钽、或其它导电材料、 或其组合。导电阻挡层的沉积，可使用多种沉积技术，例如
化学气相沉积(CVD)、物理气相沉积(PVD)等，如本领域 所公知。
热隔离材料322沉积于导电阻挡层320上、以及由导电 阻挡层所形成的内部中。热隔离材料322的导热性低于接点 304'的材料。在一实施例中，使用二氧化硅做为热隔离材 料。或者，掺杂氮的氮化硅钽、掺杂氮的氮化钽、掺杂氮的 氮化钛、掺杂氮的二氧化硅、氮化铝、或氧化铝，均可做为 热隔离材料。其它电介质材料如低介电常数电介质材料、以 及旋涂玻璃(SOG)等，均可做为热隔离材料。旋涂玻璃特别 理想，因为其提供了良好的填入性能。
图3D示出了图3C的存取层经过平面化步骤的结果，其 用以将热隔离材料322以及导电阻挡层320平面化，以形成 外露导电阻挡表面324。在一实施例中，内部形成有栓塞304 的过孔(未示出)，实质上为圆柱形。导电阻挡层形成杯状 结构、并具有外露导电阻挡表面，形成了大致环状的导电外 围环绕了热隔离材料322。或者，外露导电阻挡表面并不形
成完整外围，或并非环状。
图3E示出了在图3D的存取层上，包括外露导电阻挡表 面上(图3D的标号324)，沉积薄底电极层326的结果。薄 底电极层与热隔离材料322共同使用时，可理想地减少从存 储元件所散失的热量(请参见下述的图3G)。在一特定实施 例中，薄底电极层由氮化钛所构成，其厚度约为20纳米。 或者，薄底电极为以CVD或PVD所沉积的氮化钛、氮化钽、 钛、或钽、或各材料的组合的一层或多层结构。光致抗蚀剂 328被图案化，以将薄底电极层的选定部分遮蔽，而在后续 蚀刻步骤中限定底电极。
图3F示出了图3E的存取层中，底电极层经过蚀刻而形 成底电极330的结果。底电极330覆盖至少一部分的导电阻
挡层320，导电阻挡层320将底电极330耦合到接点304'。 在一特定实施例中，导电阻挡层形成导电外围而接触至底电 极。换言的，底电极330覆盖了外露导电阻挡表面(图3D 的标号324)，此外露导电阻挡表面在一特定实施例中，以 顶视图来看为环状。或者，底电极仅覆盖了外露导电阻挡表 面的一部分。
图3G示出了存储单元331其具有亚光刻存储核心332， 此存储核心具有顶电极334、以及形成于底电极330上的亚 光刻柱状存储材料336。在一特定实施例中，亚光刻柱状存 储材料的形成，使用光刻掩模以及蚀刻技术所形成。
光刻掩模的水平尺寸典型地大约等于所使用光刻工艺 的最小光刻特征尺寸。为了减少光刻掩模的水平尺寸，使用 掩模修剪步骤，此步骤生成了经修剪的光刻掩模，其特征尺 寸小于用以定义此掩模的最小光刻特征尺寸。在一实施例 中，此较小特征尺寸大约为40纳米。在一实施例中所使用 的蚀刻工艺为干式各向异性蚀刻，使用了反应性离子蚀刻、 并利用氩气、氟、或氧原子等离子体化合物。当蚀刻进行到 电介质薄膜层306的上表面时，可使用光学发散工具以确认 并控制蚀刻终点。
在公知的蚀刻步骤中，电阻可编程柱状结构可能遭受到 下削切，因而使得所生成的存储元件强度较弱。可适当选择 电阻可编程材料以及蚀刻技术，以避免下削切的发生，如美 国专利申请11/456, 922所述，其申请日为2006/1/12，名 称为 "Method for Making a Pillar-Type Phase Change Memory Element"，发明人为龙翔澜与Chia Hua Ho。此申 请列为本案的参考。
在一特定实施例中，柱状存储材料336由相变化合金所 构成，相变化合金能在此单元有源沟道区域内依其位置顺序 在材料为一般非晶状态的第一结构状态与为一般结晶固体 状态的第二结构状态之间切换。这些材料至少为双稳定态。
此词汇"非晶"用以指相对较无次序的结构，其较之单晶更 无次序性，而带有可检测的特征如较之结晶态更高的电阻 值。此词汇"结晶态"用以指相对较有次序的结构，其较之 非晶态更有次序，因此包括有可检测的特征例如比非晶态更 低的电阻值。
典型地，相变化材料可电切换至完全结晶态与完全非晶 态之间所有可检测的不同状态。其它受到非晶态与结晶态的 改变而影响的材料特性包括，原子次序、自由电子密度、以 及活化能。此材料可切换成为不同的固态、或可切换成为由 两种以上固态所形成的混合物，提供从非晶态至结晶态之间 的灰阶部分。此材料中的电性质亦可能随之改变。
相变化合金可通过施加电脉沖而从一种相态切换至另 一相态。先前观察指出，较短、较大幅度的脉冲倾向于将相 变化材料的相态改变成大体为非晶态。较长、较低幅度的脉 冲倾向于将相变化材料的相态改变成大体为结晶态。在较 短、较大幅度脉冲中的能量够大，因此足以破坏结晶结构的 键合，同时够短因此可以防止原子再次排列成结晶态。在没 有不适当实验的情形下，可以利用实验方法决定特别适用于 特定相变化合金的适当脉冲量变曲线。
硫属化物适用于本发明实施例中作为存储材料。硫属化
物包括下列四元素的任一者氧(0)、硫(S)、硒(Se)、 以及碲(Te)，形成元素周期表上第VI族的部分。硫属化物 包括将硫属元素与更为正电性的元素或自由基结合而得。硫 属化合物合金包括将硫属化合物与其它物质如过渡金属等 结合。硫属化合物合金通常包括一个以上选自元素周期表第 六栏的元素，例如锗(Ge)以及锡(Sn)。通常，硫属化合 物合金包括下列元素中一个以上的复合物锑(Sb)、镓(Ga)、 铟(In)、以及银(Ag)。许多以相变化为基础的存储材料已 经被描述于技术文件中，包括下列合金镓/锑、铟/锑、铟 /硒、锑/碲、锗/碲、锗/锑/碲、铟/锑/碲、镓/硒/碲、锡/
锑/碲、铟/锑/锗、银/铟/锑/碲、锗/锡/锑/碲、锗/锑/硒/ 碲、以及碲/锗/锑/硫。在锗/锑/碲合金家族中，可以尝试 大范围的合金成分。此成分可以下列特征式表示
TeaGebSb，-(w)，其中a与b代表了所组成元素的原子总数为 100%时，各原子的百分比。 一位研究员描述了最有用的合金 为，在沉积材料中所包含的平均碲浓度远低于70%，典型地 低于60%，并在一般形式合金中的碲含量范围从最低23%至 最高58%，且最优选介于48%至58%的碲含量。锗的浓度高 于约5%，且其在材料中的平均范围从最低8%至最高30%， 一般低于50%。最优选地，锗的浓度范围介于8%至40%。在 此成分中所剩下的主要成分则为锑。(0vshinky '112专 利，栏10 11)由另一研究者所评估的特殊合金包括 Ge2Sb2Te5 、 GeSb2Te4 、 以及 GeSb4Te7 。 ( Noboru Yamada， ，， Potential of Ge-Sb-Te Phase-change Optical Disks for High-Data-Rate Recording" ， 67YfK. < 谓，pp. 28-37 (1997))更一般地，过渡金属如铬(Cr)、铁(Fe)、镍 (Ni)、铌(Nb)、钯(Pd)、铂(Pt)、以及上述的混合物或合金， 可与锗/锑/碲结合以形成相变化合金，其包括有可编程的电 阻性质。可使用的存储材料的特殊范例，如0vshinsky '112 专利中栏11-13所述，其范例在此列入参考。在此，适用于 PCRAM的材料为Ge2Sb2Te5，其通常被称为GST。
可用于本发明其它实施例中的其它可编程的存储材料 包括，掺杂N2的GST、 Ge,Sby、或其它以不同结晶态转换来 决定电阻的物质；PrxCayMn03、 PrSrMnO、 Zr0x、 Ti0x、 Ni0x、 W0X、经掺杂的SrTi03或其它利用电脉冲以改变电阻状态的 材料；或其它使用电脉冲以改变电阻状态的物质；TCNQ、 PCBM、 TCNQ-PCBM、 Cu-TCNQ、 Ag-TCNQ、 C60_TCNQ、以其它物 质掺杂的TCNQ、或任何其它聚合物材料其包括有以电脉冲 而控制的双稳定或多稳定电阻态。
柱状存储材料336沉积为薄膜层。在柱状存储材料336上为顶电极334，其至少覆盖相变化层的上表面。顶电极由 一层导电材料所构成，例如氮化钛。为了方便起见，将柱状 存储材料336与顶电极334合并称为存储核心332。
存储核心形成于电介质材料(未示出)中的圆柱孔内， 或利用方向性蚀刻技术而形成为柱状结构，而电介质材料被 沉积以填入柱状结构的周围。电介质材料优选包括一层以上 二氧化硅、或其它公知的替代材料。电介质填充层的代表性 材料，包括下列元素的组合硅、碳、氧、氟、与氢，并在 存储元件之间提供电绝缘效果。在某些实施例中，绝缘材料 包括热绝缘材料，例如二氧化硅、SiCOH、聚亚酰胺、聚酰 胺、以及氟碳聚合物等。 一般而言，热绝缘材料的导热性应 低于二氧化硅，或者低于约0.014 J/cm*K*sec。
许多低介电常数材料(此低介电常数材料的电容率小于 二氧化硅)可适用于电介质填充层，包括氟化二氧化硅、倍 半氧硅烷(silsesquioxane)、 聚环烯醚(polyarylene ether)、对二甲苯聚体(parylene)、氟聚合物、氟化非晶 碳、类金刚石碳、多孔性氧化硅、介多孔(mes叩orous)氧化 硅、多孔性倍半氧硅垸、多孔性聚亚酰胺及多孔性环烯醚。 单层或多层结构可以提供热绝缘及电绝缘效果。当导热性不 是关键因素时，可以使用氮化硅或其它导热性大于二氧化硅 的材料。
在操作时，从接点304'穿过导电阻挡层320、底电极 330、以及柱状存储材料336到顶电极334之间，存在有电 流路径。在一特定实施例中，顶电极电连接至存储阵列的位 线。随着电流流经存储材料，焦耳热效应将使得存储材料的 温度上升，且如上所解释，依据电流脉冲的长度与幅度，存 储元件可被置于"设置"或"重置"状态。
在公知相变化存储装置中，施加到存储元件的热量流失 到(传导到)接点304'，因为接点304'通常是相当良好 的热导体、并具有相当大的热质量。此将需要较高电流，且
需加热其周围区域。在图3G的存储单元中，柱状存储材料 336位于底电极330上，底电极330的厚度很小，因此具有 相当小的热质量以及相当差的导热性。底电极通过热障材料 322而与接点304'热绝缘。电介质层306典型地亦具有比 接点还要低的导热性。与其它在热隔离材料上不包括底电极 的类似单元相比，存储单元331在"设置"或"重置"操作 时，所需要的电流较少，并产生较少热量，因此使得周围区 域温度较低。
举例而言，为了写入到存储单元331，需要供给适当的 使能信号到顶电极334以及底电极330。电流的总量与持续 时间的选择，可加热存储材料336，并接着假设在冷却后达 到较高或较低的电阻态。存储元件的读取通过将低电平电流 脉冲通过此元件、并感测其电阻而实现。
图4示出了存储单元400，其不包括薄底电极。包括有 顶电极334与亚光刻柱状存储材料336的存储核心332，位 于导电阻挡层320、热隔离材料322、以及电介质层306上。 或者，存储核心332位于导电阻挡层320与热隔离材料322 上，或位于导电阻挡层320与电介质层306上。在每一情形 下，柱状存储材料336与接点304'隔离，并透过导电阻挡 层而与接点304'产生电连接。
图5A与图5B示出了在本发明可编程电阻存储单元内的 电流路径。在图5A中，在柱状存储材料336接触到导电阻 挡层320的位置，由箭头500所代表的电流相对拥挤。在图 5B中，底电极330从导电阻挡层收集电流，并以较均匀的 方式将电流传导到存储材料336。对于存储阵列内的存储单 元在进行持续编程的条件下，此种方式是较理想的。图5B 示出了柱状存储材料336大致位于底电极330的中心，且即 使柱状存储材料336并非位于底电极的中心，仍能提供更均 匀的电流到柱状存储材料336。底电极330也提供了较大的 目标区域，以在制造过程当中让存储核心能够对准。底电极也提供了与存储材料之间的平滑、均匀介面。此特点能够改 良存储材料与衬底之间的粘附性(在操作存储单元时会受到加热与冷却的影响)，因而改良稳定性与可靠性。图5A中的 存储材料336位于热隔离材料322、导电阻挡层320、以及 电介质层306上，因此可能会降低存储材料在此介面的粘附 性。
图6A-61示出根据本发明另一实施例的可编程电阻存 储单元的制造过程。图6A示出了存储单元存取层600形成 于半导体衬底(未示出)上。存取层600典型地包括了存取 晶体管(未示出)。也可使用其它类型的存取装置。存取层 600包括接点602 (例如钨、多晶硅、或氮化钛栓塞)，延伸 经过电介质层306。电介质层的材料可举例如二氧化硅，或 其它适合材料。在一实施例中，电介质层306沉积于衬底上。 过孔形成于电介质层中，且导电材料沉积于过孔中。导电材 料为栓塞材料，或可为导电阻挡材料与栓塞材料。栓塞形成 技术为本领域中所公知，因此在此不赘述其细节。
裂缝604在栓塞形成时形成。裂缝604为空洞，其延伸 进入栓塞602的第一表面之下。晶圆的平面化则外露出裂缝 开口 605。裂缝604与开口 605会造成粘附与可靠性问题。
选择阻挡层308将栓塞602与电介质层306隔开。随着 所使用材料的不同，阻挡层308在栓塞602与半导体衬底之 间、以及栓塞601与电介质层306之间，提供扩散阻挡。阻 挡层308由一层如氮化钜等导电材料所构成。栓塞602具有 上表面610，其与电介质层的上表面612等高。举例而言， 化学机械研磨用以形成第一表面，包括栓塞的上表面610 以及电介质层的上表面612。
半导体衬底中的掺杂区域作用为晶体管的终端，包括字 线与栅极线以将栓塞602耦合到共同源极线(未示出)。这些元件优选以公知方式形成，因此其细节在此不赘述。
图6B示出了利用选择性蚀刻技术移除一部分栓塞与阻挡层(图6A中的标号602,308)后，形成凹口 606与接点 602，的存取层。接点602，的上表面为第二表面614，其低 于第一表面(图6A中的标号612)。凹口具有外露侧壁部分 618。移除栓塞的一部分，同时也移除了裂缝的上部，留下 较小裂缝604'与较宽的裂缝开口 605'。较宽裂缝开口使 得以材料填充此裂缝时更为容易。
图6C示出了图6B的存取层沉积导电阻挡层620在第二 表面上(图6B的标号614)、以及凹口 (图6B的标号606) 的外露侧壁部分上(图6B的标号618)的结果。在一特定 实施例中，沉积一层约5纳米厚的氮化钛，以形成导电阻挡 层。或者，可使用氮化钽、钛、钽、或其它导电材料或组合。 导电阻挡层的沉积，可使用多种沉积技术，例如化学气相沉 积(CVD)、物理气相沉积(PVD)等，如本领域所公知。
热隔离材料622沉积于导电阻挡层620上、以及由导电 阻挡层所形成的内部中。热隔离材料622的导热性低于接点 602，的材料。在一实施例中，使用二氧化硅做为热隔离材 料。或者，掺杂氮的氮化硅钽、掺杂氮的氮化钽、掺杂氮的 氮化钛、掺杂氮的二氧化硅、氮化铝、或氧化铝，均可做为 热隔离材料。其它电介质材料如低介电常数电介质材料、以 及旋涂玻璃(SOG)等，均可做为热隔离材料。旋涂玻璃特别 理想，因为其提供了良好的填入性能。导电阻挡层620与热 隔离材料622填满了凹口 ，并至少部分填入裂缝的剩余部分 (图6B的标号606, 604，)。
图6D示出了图6C的存取层经过平面化步骤的结果，其 用以将热隔离材料622以及导电阻挡层620平面化，以形成 外露导电阻挡表面624。热隔离材料622覆盖了裂缝开口(图 6B的标号605')，以提供表面625，其与外露导电阻挡表 面624等高。热隔离材料622的平面化将为后续工艺提供平 坦、无裂缝的表面，进而改良元件的性能与可靠性。
在一实施例中，内部形成有栓塞的过孔(未示出)，实
质上为圆柱形。外露导电阻挡表面形成了大约环状的导电外
围而环绕了热隔离材料622。或者，外露导电阻挡表面并不 形成完整外围，或并非环状。
图6E示出了在图6D的存取层上，包括外露导电阻挡表 面上(图6D的标号624)，沉积薄底电极层626的结果。薄 底电极层与热隔离材料622共同使用时，可理想地减少从存 储元件所散失的热量(请参见下述的图6G)。在一特定实施 例中，薄底电极层由氮化钛所构成，其厚度约为20纳米。 或者，薄底电极为以CVD或PVD所沉积的氮化钛、氮化钽、 钛、或钽、或各材料的组合的一层或多层结构。
存储材蚪层628形成干底电极层fi26卜.日顶由.极层 630形成于存储材料层628上。顶电极层由如氮化钛等导电 材料所构成。存储材料层628由相变化合金所构成，相变化 合金能在此单元有源沟道区域内依其位置顺序在材料为一 般非晶状态的第一结构状态与为一般结晶固体状态的第二 结构状态之间切换。相变化合金参考图3G，有更详尽的叙 述。在一特定实施例中，存储材料层628为硫属化物，且在 一尤其特定的实施例中，为GST。亦可使用其它材料作为存 储材料层。存储材料层的厚度优选为20至120纳米，典型 地为80纳米。
图6F示出图6E的存取层从存储材料层与顶电极层形成 存储核心632的结果。存储核心632在底电极层626上形成 顶电极634以及亚光刻柱状存储材料636。在特定实施例中， 使用光刻掩模与蚀刻技术以形成亚光刻柱状结构。亦可使用 其它类型的相变化存储单元。
光刻掩模的水平尺寸典型地大约等于所使用光刻工艺 的最小光刻特征尺寸。为了减少光刻掩模的水平尺寸，使用 掩模修剪步骤，此步骤生成了经修剪的光刻掩模，其特征尺 寸小于用以定义此掩模的最小光刻特征尺寸。在一实施例 中，此较小特征尺寸大约为40纳米。在一实施例中所使用
的蚀刻工艺为干式各向异性蚀刻，使用了反应性离子蚀刻、 并利用氩气、氟、或氧原子等离子体化合物。当蚀刻进行到
电介质薄膜层306的上表面时，可使用光学发散工具以确认 并控制蚀刻终点。
在公知的蚀刻步骤中，电阻可编程柱状结构可能遭受到 下削切，因而使得所生成的存储元件强度较弱。可适当选择 电阻可编程材料以及蚀刻技术，以避免下削切的发生，如美 国专利申请11/456,922所述，其申请日为2006/1/12，名 称为 "Method for Making a Pillar-Type Phase Change Memory Element"，发明人为龙翔澜与Chia Hua Ho。此申 请列为本案的参考。
图6G示出了图6F的存取层，在晶圆上形成侧壁隔离层 640的结果。此侧壁隔离层640由适合作为侧壁隔离的材料 所构成，如本领域所公知。在一特定实施例中，侧壁隔离层 为二氧化硅层。或者，可使用氮化硅做为侧壁隔离层。在一 特定实施例中，侧壁隔离层的厚度约为50纳米。侧壁隔离 层640的厚度为所生成侧壁隔离(图6H的标号642)的宽 度的决定因素。接着，侧壁隔离的宽度则决定了自对准底电 极的尺寸。
一般而言，侧壁隔离层的材料优选为热绝缘材料，以在 "设置"与"重置"操作中，将热量保存在柱状存储材料 636中，并在存储材料与底电极层626之间提供蚀刻选择性。 换句话说，优选使得侧壁隔离层640能被蚀刻而形成侧壁隔 离，而不会蚀刻到底电极层626。或者，在形成自对准底电 极之后，将侧壁隔离的材料移除，并在存储核心的周围形成 电介质填充层，在此种情况中，侧壁隔离材料则不需热绝缘。 图6H示出图6G的存取层，蚀刻侧壁隔离层以形成侧壁 隔离642的结果。在一特定实施例中，侧壁隔离642形成了 自对准环而环绕存储核心632，存储核心则大致为圆柱状。 一般而言，侧壁隔离642利用各向异性蚀刻工艺而形成，其选择性地包括一个以上的各向同性蚀刻技术。在一特定实施
例中，侧壁隔离642提供了特征宽度W，其大于导电阻挡层 所形成的杯状结构(亦即外露导电阻挡表面的外周围)的直 径。侧壁隔离形成方法在半导体工艺的领域中为公知，故不 在此赘述。
图61示出了图6H的存取层，经过底电极蚀刻以形成底 电极644的结果。底电极644自对准至侧壁隔离642与存储 核心632，且其宽度等于侧壁隔离642的宽度(图6H的标 号W)。在一特定实施例中，底电极的直径大于导电阻挡层 所形成的杯状结构的直径。此特点允许底电极接触至导电阻 挡层的外露表面的整个直径，而提供了良好的电流路径。
一旦存储核心632对准至导电阻挡层620，侧壁隔离642 与底电极644即自对准至存储核心632。虽然图61所示的 存储核心632位于导电阻挡层620所形成的杯状结构的中 心，但图6A-6I的实施例可容许对准误差。举例而言，若存 储核心偏离导电阻挡层的中心，只要底电极能充分接触至导 电阻挡层的外露表面的一部分，而能在接点602'至柱状存 储材料6 3 6之间提供低电阻路径，则仍能获得良好的存储单 元性能。
虽然本发明己参照优选实施例来加以描述，需要了解的
是，本发明并未受限于其详细描述内容。替换方式及修改样
式已在先前描述中建议，并且其它替换方式及修改样式将为
本领域技术人员所想到。特别是，根据本发明的结构与方法，
所有具有实质上等同于本发明的构件结合而实现与本发明
实质上相同结果的都不脱离本发明的精神范畴。因此，所有
这种替换方式及修改样式都将落在本发明在所附权利要求 书及其等同物所界定的范畴中。任何在前文中提及的专利申
请以及印刷文本，均列为本申请的参考。
权利要求
1、一种制造存储单元的方法，包括提供衬底；在所述衬底上沉积电介质层；在所述电介质层中形成过孔；在所述过孔中沉积导电材料；平面化所述电介质层与所述导电材料，以形成第一表面；至少蚀刻所述导电材料，以形成具有外露的侧壁部分的凹口且所述导电材料的第二表面低于所述第一表面；将导电阻挡层沉积在所述第二表面上以及所述外露侧壁部分上；在所述导电阻挡层上沉积热隔离材料；平面化所述热隔离材料以及所述导电阻挡层，以形成外露的导电阻挡表面；在所述热隔离材料上形成底电极，所述底电极延伸至所述外露导电阻挡表面上并与其接触；在所述底电极上形成存储材料；以及形成顶电极，其电接触至所述存储材料。
2、 如权利要求l所述的方法，其中所述导电阻挡层包 括氮化钛，且其厚度为约1至10纳米。
3、 如权利要求l所述的方法，其中所述底电极的厚度 不大于30纳米。
4、 如权利要求l所述的方法，其中所述热隔离材料包 括旋涂玻璃。
5、 如权利要求l所述的方法，其中所述外露导电阻挡 表面限定围绕所述热隔离材料的外围，且所述底电极覆盖所 述外围。
6、 如权利要求l所述的方法，其中所述在所述底电极 上形成存储材料的步骤、以及所述形成电接触至所述存储材料的顶电极的步骤，还包括形成存储核心，其具有亚光刻 柱状存储材料以及所述顶电极。
7、 如权利要求l所述的方法，其中所述在所述过孔沉 积导电材料的步骤形成裂缝，且其中所述至少蚀刻所述导电 材料的步骤外露裂缝开口，所述热隔离材料覆盖所述裂缝开 口以提供表面，所述表面与所述外露导电阻挡表面等高。
8、 一种用以制造存储单元的方法，包括 提供衬底；在所述衬底上沉积电介质层； 在所述电介质层中形成过孔； 在所述过孔中沉积导电材料；平面化所述电介质层与所述导电材料，以形成第一表面；至少蚀刻所述导电材料，以形成具有外露的侧壁部分的 凹口且所述导电材料的第二表面低于所述第一表面；将导电阻挡层沉积在所述第二表面上以及所述外露侧 壁部分上；在所述导电阻挡层上沉积热隔离材料；平面化所述热隔离材料以及所述导电阻挡层，以形成外 露的导电阻挡表面；将底电极层形成在所述热隔离材料上以及所述外露导 电阻挡表面上；在所述底电极层上形成存储核心，所述存储核心具有顶 电极、以及位于所述顶电极与所述底电极层之间的亚光刻柱状存储材料；形成侧壁隔离，其环绕位于所述底电极层上的所述存储 核心；以及随所述侧壁隔离而从所述底电极层形成底电极，所述底 电极接触所述外露导电阻挡表面的至少一部分，以将所述亚 光刻柱状存储材料耦合到所述导电材料。
9、 如权利要求8所述的方法，其中所述外露导电材料 阻挡表面形成环状外围，其具有第一直径，且所述侧壁隔离 具有大于所述第一直径的第二直径。
10、 如权利要求9所述的方法，其中所述底电极覆盖所 述环状外围。
11、 一种存储单元，包括 衬底；电介质层，其设置于所述衬底上并具有第一表面； 过孔，位于所述电介质层中并从所述第一表面延伸，所述过孔具有上部与下部，所述上部被侧壁部分所环绕；接点，位于所述过孔的所述下部中，并具有第二表面； 导电阻挡层，位于所述接点上并电接触至所述接点，所述导电阻挡层沿着所述侧壁部分延伸至所述第一表面，以在所述第一表面处形成导电阻挡表面，所述导电阻挡层限定内部；热隔离材料，其位于所述导电阻挡层的所述内部中； 底电极，设置于所述热隔离材料以及所述导电阻挡表面上并延伸橫跨该二者，使得所述底电极底电极电耦合到所述接点；存储材料元件，位于所述底电极上，所述热隔离材料在 所述存储材料元件与所述接点之间提供热隔离效果；以及顶电极，形成于所述存储材料元件上，并电接触至所述 存储材料元件。
12、 如权利要求11所述的存储单元，其中所述存储材 料元件包括亚光刻柱状存储材料。
13、 如权利要求12所述的存储单元，还包括形成于所述亚光刻柱状存储材料的周围的侧壁隔离，所述侧壁隔离限 定所述底电极。
14、 如权利要求11所述的存储单元，其中所述存储材 料元件包括硫属化物。
15、 如权利要求11所述的存储单元，其中所述存储材 料元件包括锗、锑、与碲。
16、 如权利要求11所述的存储单元，其中所述热隔离 材料包括旋涂玻璃。
17、 如权利要求11所述的存储单元，其中所述接点具 有第一导热性且所述热隔离材料具有第二导热性，所述第二 导热性小于所述第一导热性。
18、 如权利要求11所述的存储单元，其中所述导电阻 挡层包括氮化钛，其厚度为约1至10纳米。
19、 如权利要求11所述的存储单元，其中所述底电极 的厚度不大于30纳米。
20、如权利要求11所述的存储单元，其中所述导电阻 挡表面限定外围，且所述底电极覆盖所述外围。
全文摘要
一种存储单元，其在底电极与栓塞接点之间包括有热隔离材料，以在编程与重置操作时，将热量局限于存储元件中。在一特定实施例中，此存储元件为硫属化物，例如GST。沉积于此接点上以及凹口的侧壁上的导电阻挡层，将底电极耦合到接点，其中凹口形成于接点上。
文档编号H01L21/82GK101197317SQ20071019646
公开日2008年6月11日 申请日期2007年12月5日 优先权日2006年12月6日
发明者陈士弘, 陈逸舟, 龙翔澜 申请人:旺宏电子股份有限公司