专利名称：闪存器件以及形成该器件的方法
技术领域：
本发明涉及一种半导体器件，更特别地，涉及一种闪存器件以及形 成该器件的方法。
背景技术：
诸如闪存器件的半导体器件具有非易失特性，其中，尽管停止供电， 仍可以保留所存储的数据。闪存器件能电写入和擦除数据。闪存器件可 根据电隔离的浮栅(floating gate)中电荷的存在使用晶体管类型单元的 阈值电压差存储数据。意思是，可通过在浮栅中存储电荷或者从浮栅释 放电荷来存储逻辑电平"0"和逻辑电平"1"。
为了实现高度集成，可以多种结构改变构成闪存器件的单位图案， 以降低单位单元面积。例如，用作闪存器件字线的栅图案可包括弯曲部
分以形成与其相邻的接触插塞。
如示例图1中所示，闪存器件可包括在半导体衬底上和/或上方平 行设置的多个单元栅图案10。每个单元栅图案IO都可包括直线延伸的 第一部分和弯曲的第二部分。具有第一和第二部分的单元栅图案10可在 单个方向上对称设置。因此， 一对相邻单元栅图案IO的第一部分可以第 一距离dl相互分开，并且该对相邻单元栅图案10的第二部分可以第二 距离d2相互分开。第二距离d2可短于第一距离dl。由于该对单元栅图 案10的第二部分可以第二距离d2形成，因此与该对单元栅图案IO的第 二部分相邻的另一单元栅图案10的第二部分可以大于第二距离d2的第 三距离d3相互分开。
间隔层(spacer) 12形成于单元栅图案10的两个侧壁上。多个第一接触插塞14a可相互分开地设置在以第一距离dl相互分开的第一部分之 间，并且第二接触插塞14b可被提供于第二部分的两侧处。第一接触插 塞14a和第二接触插塞14b可穿过用于覆盖单元栅图案IO的氧化物膜和 间隔层12，间隔层以接触半导体衬底。
在第二部分之间的第二距离d2很小，如A部分所示。此外，间隔 层12可存在于A部分中的第二部分之间。因此，在A部分中存在的间 隙的纵横比可明显增加。结果，用于覆盖单元栅图案IO的氧化物膜和间 隔层12可不填充在A部分中存在的间隙，从而形成空隙。因此，用于 形成第一接触插塞14a和第二接触插塞14b的导电材料可填充在A部分 的间隙中。由此，发生电桥现象，导致闪存器件故障。
发明内容
本发明涉及一种闪存器件，其能够最小化一对单元栅图案的相对窄 部分的纵横比。
本发明涉及一种形成闪存器件的方法，其能够包括以下步骤中的至
少一个在包括第一单元栅图案、与第一单元栅图案相邻的第二单元栅 图案、与第二单元栅图案相邻的第三单元栅图案以及与第三单元栅图案 相邻的第四单元栅图案的半导体衬底上方形成多个单元栅图案，每个单 元栅图案都具有第一部分和第二部分，其中第二单元栅图案和第三单元 栅图案的第一部分以第一距离相互分离，并且第二单元栅图案和第三单 元栅图案的第二部分以小于第一距离的第二距离相互分开；在单元栅图 案的两个侧壁上形成间隔层；形成覆盖单元栅图案的第一部分的掩模图 案；使用掩模图案作为蚀刻掩模去除在单元栅图案的第二部分的侧壁上 形成的间隔层；以及之后去除掩模图案。
本发明涉及一种闪存器件，其能够包括以下部分中的至少一个在 单个方向上延伸且其每一个都具有形成在半导体衬底上方的第一部分 和第二部分的多个单元栅图案，其中半导体衬底包括第一单元栅图案、 与第一单元栅图案相邻的第二单元栅图案、与第二单元栅图案相邻的第 三单元栅图案和与第三单元栅图案相邻的第四单元栅图案；以及间隔 层，其形成于单元栅图案的第一部分的侧壁上。根据实施方式，第二单元栅图案和第三单元栅图案的第一部分能够以第一距离相互分开，并且 第二单元栅图案和第三单元栅图案的第二部分能够以小于第一距离的 第二距离相互分开。
本发明涉及到一种形成闪存器件的方法，其能够包括以下步骤中的 至少一个形成多个单元栅图案，其每一个都具有在半导体衬底上方的 第一部分和第二部分，该半导体衬底包括第一单元栅图案、与第一单元 栅图案相邻的第二单元栅图案、与第二单元栅图案相邻的第三单元栅图 案以及与第三单元栅图案相邻的第四单元栅图案；以及之后形成间隔 层，其形成在单元栅图案的第一部分的侧壁上。根据实施方式，第二单 元栅图案和第三单元栅图案的第一部分能够以第一距离相互分开，第二 单元栅图案和第三单元栅图案的第二部分能够以小于第一距离的第二 距离相互分开，第一单元栅图案和第二单元栅图案的第一部分能够以等 于或小于第一距离中的至少一种情况的第三距离相互分开，且第一单元 栅图案和第二单元栅图案的第二部分以大于第二距离的第四距离相互 分开。
示例图1示出了一种闪存器件。
示例图2至6示出了根据实施方式的闪存器件及其方法。
具体实施例方式
如示例图2中所示，在第一方向上延伸的多个单元栅图案52可形成 在半导体衬底50上和/或上方。单元栅图案52可包括多个存储数据的 浮栅。单元栅图案52可包括在第一方向上基本以直线延伸的第一部分和 具有弯曲结构的第二部分。第二部分的长度可小于第一部分的长度。第 二部分可具有基本半圆形的结构。单元栅图案52可在垂直于第一方向的 第二方向上对称设置。
在多个单元栅图案52中，第一对相邻单元栅图案52中的第一部分 能够以第一距离sl相互分开。第一对单元栅图案52的第二部分能够以 第二距离s2相互分开。第二距离s2小于第一距离sl。
7相反，在多个单元栅图案52中，第二对相邻单元栅图案52的第一 部分能够以第三距离s3相互分开。第二对单元栅图案52的第二部分能 够以第四距离s4相互分开。第四距离s4能够大于第二距离s2。第三距 离s3可小于第一距离sl。或者，第一距离sl和s3可彼此相等。
间隔层54可形成于每个单元栅图案52的两个侧壁上。间隔层54可 由绝缘材料，如氧化物膜、氮化物膜和氧氮化物膜中的至少一种形成。 如示例图3中所示，掩模图案56可形成在半导体衬底上和/或上方。 掩模图案56可覆盖单元栅图案52的第一部分处的间隔层54也覆盖第一 部分侧壁上形成的间隔层54。相反，单元栅图案52的第二部分和形成 在第二部分侧壁上的间隔层54可被暴露出。
如示例图4中所示，之后，使用掩模图案56作为蚀刻掩模蚀刻并去 除间隔层54，以去除在单元栅图案52的第二部分的侧壁上形成的间隔 层54。相反，形成在单元栅图案52的侧壁上的间隔层54保留。
如示例图5和6中所示，之后可去除掩模图案56。如示例图6中所 示，将半导体衬底50提供于单元图形52下方。之后在半导体衬底50 上和/或上方可形成平坦化绝缘膜58，自该半导体衬底50去除掩模图 案56。间隔层54可不存在于以第二距离s2相互分开的第一对单元栅图 案52的第二部分之间。因此，在第一对单元栅图案52的第二部分之间 的间隙的纵横比降低了。结果，平坦化绝缘膜58能充分填充第一对单元 栅图案52的第二部分之间的间隙。因此，可以防止发生空隙，以防止闪 存器件故障。
之后对平坦化绝缘膜58构图以形成暴露出半导体衬底50的多个第 一接触孔60a和多个第二接触孔60b。第一接触孔60a能形成于第一对 单元栅图案52的第一部分之间，以相互分开。在第一对单元栅图案52 的第二部分的两侧处能形成第二接触孔60b。特别是，第二接触孔60b 能形成在第二对单元栅图案52的第二部分之间。
闪存单元的漏区能被提供在由第一接触孔60a暴露出的半导体衬底 50上和/或上方。连接到闪存单元源区的掺杂区能被提供在由第二接触 孔60b暴露出的半导体衬底50上和/或上方。
之后在半导体衬底50上和/或上方能形成填充第一接触孔60a和第二接触孔60b的导电膜。之后使导电膜平坦化，直到暴露出平坦化绝缘 膜58以形成第一接触插塞62a和62b，其填充第一接触孔60a和第二接 触孔60b。第一接触插塞62a和第二接触插塞62b可由例如钨的导电材 料构成。
如示例图6中所示，单元栅图案52的结构可包括器件隔离膜51， 其限定了在半导体衬底50中形成的有源区。单元栅图案52可进一步包 括形成在半导体衬底50上/或上方的隧道绝缘膜40以及形成在隧道绝 缘膜40上方的浮栅42。在半导体衬底50上和/或上方能形成阻挡绝缘 图案44，该半导体衬底50包括器件隔离膜51和浮栅42。控制栅极46 能形成在阻挡绝缘图案42上方，并横穿由器件隔离膜51限定的有源区。
因此，浮栅42介于有源区和控制栅极46之间。浮栅42能介于有源 区和构成单元栅图案52的第一部分的控制栅极46之间。隧道绝缘膜40 能介于有源区和浮栅42之间，且阻挡绝缘图案44介于控制栅极46和浮 栅42之间。
如上所述，根据实施方式， 一对单元栅图案能包括以相对大距离相 互分开的第一部分和以相对小距离相互分开的第二部分。由于形成在以 相对小距离相互分开的第二部分的侧壁上的间隔层被选择性去除了，因 此，可以最小化两个部分之间间隙纵横比的增加。因此，可以解决由于 空隙出现而导致的各种问题。
尽管在此描述了实施方式，但是应当理解，本领域技术人员可设计 出很多其他修改和实施方式，其将落入到本公开原理的精神和范围内。 更特别地，在本公开、附图和所附权利要求的范围内，可对附属组合配 置的组成部件和/或排列作出各种变化和修改。除了对组成部件和/或 排列的变化和修改之外，替换使用对本领域技术人员也是显而易见的。
权利要求
1.一种方法，包括在半导体衬底上方形成多个单元栅图案，该半导体衬底包括第一单元栅图案、与第一单元栅图案相邻的第二单元栅图案、与第二单元栅图案相邻的第三单元栅图案以及与第三单元栅图案相邻的第四单元栅图案，每一个单元栅图案都具有第一部分和第二部分，其中第二单元栅图案和第三单元栅图案的第一部分以第一距离相互分开，并且第二单元栅图案和第三单元栅图案的第二部分以小于第一距离的第二距离相互分开；在单元栅图案的两个侧壁上形成间隔层；形成覆盖单元栅图案的第一部分的掩模图案；使用掩模图案作为蚀刻掩模去除形成在单元栅图案第二部分的侧壁上的间隔层；以及去除掩模图案。
2. 如权利要求1的方法，其特征在于，第一单元栅图案和第二单元 栅图案的第一部分以第三距离相互分开，并且第一单元栅图案和第二单 元栅图案的第二部分以第四距离相互分开。
3. 如权利要求2的方法，其特征在于，第一距离等于第三距离。
4. 如权利要求2的方法，其特征在于，第三距离小于第一距离。
5. 如权利要求2的方法，其特征在于，还包括在去除掩模图案之后，在半导体衬底整个表面上方形成平坦化绝缘膜；在暴露出半导体衬底的平坦化绝缘膜中以及第二单元栅图案和第三 单元栅图案的第一部分之间形成多个第一接触孔，在暴露出半导体衬底的平坦化膜中以及第一单元栅图案和第二单元 栅图案的第二部分之间形成第二接触孔；以及之后在第一和第二接触孔中形成接触插塞。
6. 如权利要求5的方法，其特征在于，形成多个第一接触孔包括对 平坦化绝缘膜构图。
7. —种装置，包括在单个方向上延伸且每一个都具有在半导体衬底上方形成的第一部 分和第二部分的多个单元栅图案，其中半导体衬底包括第一单元栅图 案、与第一单元栅图案相邻的第二单元栅图案、与第二单元栅图案相邻 的第三单元栅图案以及与第三单元栅图案相邻的第四单元栅图案；以及形成在单元栅图案的第一部分的侧壁上的间隔层，其中第二单元栅图案和第三单元栅图案的第一部分以第一距离相互 分开，并且第二单元栅图案和第三单元栅图案的第二部分以小于第一距 离的第二距离相互分开。
8. 如权利要求7的装置，其特征在于，第一单元栅图案和第二单元 栅图案的第一部分以第三距离相互分开，并且第一单元栅图案和第二单 元栅图案的第二部分以第四距离相互分开。
9. 如权利要求7的装置，其特征在于，第一距离等于第三距离。
10. 如权利要求7的装置，其特征在于，第三距离小于第一距离。
11. 如权利要求7的装置，其特征在于，还包括在半导体衬底的整个表面上方形成的平坦化绝缘膜。
12. 如权利要求11的装置，其特征在于，平坦化绝缘膜包括在第二单元栅图案和第三单元栅图案的第一部分之间的多个第一接触孔，其中 第一接触孔暴露出半导体衬底。
13. 如权利要求12的装置，其特征在于，平坦化绝缘膜包括在第一 单元栅图案和第二单元栅图案的第二部分之间的第二接触孔，其中第二 接触孔暴露出半导体衬底。
14. 如权利要求13的装置，其特征在于，还包括在每个第一接触孔 中形成的第一接触插塞。
15. 如权利要求14的装置，其特征在于，还包括在每个第二接触孔 中形成的第二接触插塞。
16. 如权利要求15的装置，其特征在于，第一接触插塞和第二接触 插塞各自由导电材料构成。
17. 如权利要求16的装置，其特征在于，导电材料包括钨。
18. 如权利要求7的器件，其特征在于，每个单元栅图案都包括形成在半导体衬底中的器件隔离膜；在半导体衬底上方形成的隧道绝缘膜；在隧道绝缘膜上方形成的浮栅；在半导体衬底上方形成的阻挡绝缘图案，该半导体衬底包括器件隔 离膜和浮栅；和形成在阻挡绝缘图案上方并在单个方向上延伸的控制栅极， 其中多个浮栅构成了单元栅图案的第一部分。 19.一种方法，包括在半导体衬底上方形成多个单元栅图案，其每一个都具有第一部分 和第二部分，该半导体衬底包括第一单元栅图案、与第一单元栅图案相 邻的第二单元栅图案、与第二单元栅图案相邻的第三单元栅图案以及与 第三单元栅图案相邻的第四单元栅图案；以及之后在单元栅图案的第一部分的侧壁上形成间隔层，其中第二单元栅图案和第三单元栅图案的第一部分以第一距离相互 分开，第二单元栅图案和第三单元栅图案的第二部分以第二距离相互分 开，该第二距离小于第一距离，第一单元栅图案和第二单元栅图案的第 一部分以第三距离相互分开，其中该第三距离为等于和小于第一距离中 的至少一种情况，且第一单元栅图案和第二单元栅图案的第二部分以第 四距离相互分开，其中该第四距离大于第二距离。
全文摘要
本发明涉及一种闪存器件以及形成该器件的方法，其中，单元栅图案包括以第一距离相互分开的第一部分和以小于第一距离的第二距离相互分开的第二部分，并且间隔层形成在单元栅图案的两个侧壁上。使用掩模图案去除形成于第二部分的侧壁上的间隔层。因此，可以防止具有小距离的第二部分之间间隙的纵横比增加。由于选择性去除了在以小距离相互分开的第二部分的侧壁上形成的间隔层，因此可以最小化第二部分之间的间隙纵横比的增加。由此可以解决由于空隙出现导致的各种问题。
文档编号H01L21/768GK101252103SQ200710308349
公开日2008年8月27日 申请日期2007年12月29日 优先权日2006年12月29日
发明者金成珍 申请人:东部高科股份有限公司