专利名称：具有隔离二极管元件的esd保护电路及其方法
技术领域：
本发明涉及静电释放保护，更具体地，涉及一种具有隔离二极管 元件的ESD保护电路及其方法。
背景技术：
静电释放(ESD)事件是具有有限能量的高电势，其通过使电流 流过栅氧化物造成氧化物弱化或者通过达到足够的电势来使氧化物破 裂造成与另一器件端子的栅短路(低电阻通路)来损坏场效应晶体管 (FET)的栅氧化物。ESD事件可以通过人体或机械诸如晶片切割器引 起0
ESD保护电路由正导通电压钳(clamp)和负导通电压钳组成。正 导通电压钳应该考虑信号的电压摆动。保护电路必须被设计为使预设 电压下的ESD电流降低。在大多数的ESD保护电路中，虽然正导通电 压钳的设计需要很大注意，但是负导通电压钳只被设计为在器件击穿 之前降低在任何电压下的ESD电流。典型地，负导通电压钳简单地使 用了正向二极管(forward diode)。
在各种RF电路之中，功率放大器在ESD保护和RF性能上都有 严格的要求。此外，在本领域中存在与结隔离ESD电路有关的问题 当电路经历从其所需的正常运行条件的相反极性的偏置条件时，结隔 离ESD电路被"导通"。对于射频(RF)场效应晶体管(FET)，根 据驱动电平和运行类别，这样的情况会发生在RFFET的栅(对应于主 体)。当ESD电路导通时，ESD电路可以与输入信号和偏置电路相互 作用，导致输入信号失真以及差的RF性能。先前的解决方法包括用于通常组装在半导体衬底的单晶部分中的
ESD电路的二极管。此外，被这样的二极管提供和使用的隔离不意在 解决相反偏置极性的问题。另外，诸如在美国专利6,670，824B2中，隔 离多晶二极管(poly diode)已经被用作可编程交叉点阵列的熔断器。 如在美国专利5，139，959A中所公开的，隔离多晶二极管还被用作输入 驱动保护。然而，隔离多晶二极管与ESD电路元件关联来解决在此讨 论的问题不是公知的。
图1是如本领域公知的标准的ESD电路和被保护器件的示意性透 视图10。在-Vgs条件(即，负Vgs电压条件)期间发生与标准接地栅 n型横向扩散金属氧化物半导体(LDMOS) ggNMOSFET ESD电路的 导通相关的问题。ESD电路14被形成具有与被保护器件12的共源。 在运行期间，主FET 12的栅上的-Vgs是ggNMOSFET ESD电路14上 的-Vds，并遗憾地将ESD电路14的漏-源结正向偏置。例如，被保护 的器件12包括RFLDMOSFET或者其它晶体管器件。例如，对于RF 放大器应用，输入可包括与Rf信号在DC偏置的顶部耦合的DC偏置。
因此，需要一种用于克服如上所述的该领域中的问题的改进的方 法和设备。
通过示例的方式示出了本发明，且本发明不受附图的限制，在附 图中，相同的标号表示相似的元件，其中
图1是本领域公知的标准ESD电路的示意性框图2是根据本公开的实施例的具有隔离二极管元件的ESD保护电 路的示意性框图3至图6是根据本公开的实施例的在具有隔离二极管元件的 ESD保护电路的制造过程中该ESD保护电路的一部分的剖视图7是根据本公开的一个实施例的具有隔离二极管元件的ESD保 护电路的一部分的俯视图；图8是根据本公开的一个实施例的具有隔离二极管元件的ESD保
护电路的一部分的图像视图9是根据本公开的一个实施例的具有隔离二极管元件的ESD保 护电路的剖视图10是根据本公开的另一个实施例的具有隔离二极管元件的 ESD保护电路的剖视图11是根据本公开的又一个实施例的具有隔离二极管元件的 ESD保护电路的剖视图。
在不同的附图中使用相同的参考标号表示相似或相同的元件。本 领域的技术人员还将理解附图中的元件被简要地示出并且不需要被 按比例绘制。例如，附图中一些元件的尺寸可以相对于其它元件被夸 大，以有助于提高对本发明实施例的理解。
具体实施例方式
根据本公开的一个实施例，隔离二极管(即，与半导体的主体隔 离)被与ESD电路串联地使用，从而当正常的ESD电路结隔离被正向 偏置时，隔离二极管被反向偏置。以这种方式，被组合的ESD电路和 隔离二极管元件没有响应被保护的器件RF FET栅的输入而导通，其 中，RFFET栅被驱动为相对于FET主体的相反极性。
本公开的实施例以新颖的方式解决上述的问题，其中隔离二极 管被反向偏置，并且不允许通过ESD电路的导通，在其它情况下(即， 没有串联的隔离二极管)所述隔离二极管被正向偏置并且被导通。在 一个实施例中，隔离二极管包括隔离多晶硅二极管。
图2是根据本公开的一个实施例的具有隔离二极管元件的ESD保 护电路20的示意性框图。ESD保护电路20包括ESD器件24和被配 置为向集成在半导体芯片上的器件22 (下文中被称作被保护的器件) 提供ESD保护的隔离二极管元件30。具体地，隔离二极管元件30被串联地与ESD器件24耦合。例如，被保护的器件22可包括RF LDMOS FET或任何其它的需要ESD保护的晶体管器件(RF或非RF) 。 ESD 电路20被形成具有与被保护器件22的共源。
ESD器件24包括ESD晶体管28和结隔离二极管26。 ESD晶体 管28包括用于执行ESD功能的任何适合的器件。例如，ESD晶体管 28可包括ggNMOSFET器件。结隔离二极管26是耦合到ESD晶体管 28和接地电势(或Vss)之间的反向二极管。换言之，二极管26提供 ggNMOSFET器件28的漏侧的结隔离，提供与集成电路的主体的结隔 离，即与ESD器件被接通的整个电路结隔离。ESD晶体管28和结隔 离二极管26 —起形成标准的ggNMOSFET电路。
隔离二极管元件30被示意性地示出为包括与用参考标号34表示 的二极管元件部分串联的用参考标号32表示的电阻性元件部分。电阻 性元件部分32和二极管元件部分34不是分离的元件，而是隔离二极 管元件30的内在特性。电阻性元件部分32是作为整体的隔离二极管 元件30的电阻的代表。隔离二极管元件30的电阻性元件部分32的电 阻量与ESD电路20的性能有关。因此，根据ESD保护电路20的所需 的性能来确定电阻性元件部分的电阻量，例如，需要的性能包括隔离 二极管元件的给定的击穿条件。另外，虽然隔离二极管元件30被示出 为仅具有电阻性元件部分32和二极管元件部分34，但是隔离二极管元 件30还可包括与其电阻性元件部分和二极管元件部分串联或并联的额 外的元件部分(未示出)。另外，如将在此进一步讨论的，隔离二极 管元件30与集成电路芯片的半导体的主体隔离。
在运行过程中，被保护的器件22的栅上的-Vgs条件是串联连接的 隔离二极管元件30和ESD器件24上的-Vds条件；然而，串联连接的 隔离二极管元件30阻止ESD器件24的ESD晶体管28的漏-源结的不 需要的正向偏置，直到隔离二极管元件30达到击穿条件为止。因此， 隔离二极管元件30的对应的击穿条件被定制或配置，从而被保护的器件22的栅上的-Vgs条件不引起隔离二极管元件击穿；然而，可以损坏 被保护的器件22的ESD事件确实引起隔离二极管元件的击穿发生。例 如，对于RF放大器应用，输入到被保护的器件22的信号可包括与DC 偏置的顶部上的RF信号耦合的DC偏置。
图3至图6是根据本公开实施例的具有隔离二极管元件30的ESD 保护电路20的一部分40在该保护电路制造过程中的剖视图。
现在参考图3，最初提供半导体衬底42。半导体衬底42包括用于 所需的ESD保护的给定集成电路应用的任何适合的衬底。例如，半导 体衬底42可包括硅、锗、硅锗、III-V族半导体材料诸如砷化镓、氮化 镓或其它半导体衬底。此外，半导体衬底42可包括体衬底或绝缘体上 半导体(SOI)衬底。在一个实施例中，半导体衬底42包括硅衬底。
使用用于形成隔离区的任何适合的方法来在半导体衬底42内提 供隔离区44。隔离区44被提供在被保护的器件(将形成)的区域附近 的半导体衬底42上的位置。此外，隔离区44包括根据具有ESD保护 的给定集成电路的要求的任何适合的隔离区。在一个实施例中，隔离 区44包括氧化硅。使用任何适合的技术，栅电介质46被提供覆盖半 导体衬底42。根据具有ESD保护的给定的集成电路的要求，栅电介质 46包括任何适合的栅电介质或栅电介质堆叠。在一个实施例中，栅电 介质46包括氧化硅。
使用用于形成半导体材料48的任何适合的方法，半导体材料48 被提供最小地覆盖隔离区44和栅电介质46。半导体材料48包括用于 需要ESD保护的给定的集成电路应用的任何适合的半导体材料。例如， 半导体材料48可包括多晶硅。例如，半导体材料48还可包括多晶硅 或单晶硅、锗、硅-锗、砷化镓或氮化镓，或者任何其它的半导电材料。
在图3中，使用任何适合的注入技术，执行用参考标号50总体地表示的第一注入。具体地，第一注入包括覆盖注入，用于在半导体材
料48内提供所需水平的本底掺杂浓度。如在此将进一步讨论的，半导 体材料48被用在隔离二极管元件68的形成中。在一个实施例中，第 一注入包括轻度掺杂(即，小剂量)n型注入。在另一实施例中，经由 沉积具有被包括的或在使用适合的原位掺杂技术沉积过程中被并入层 中的所需的本底掺杂的半导体材料48的工艺来得到本底掺杂。
在图4中，使用任何适合的图形化技术来提供图形化光致抗蚀剂 掩模52。图形化光致抗蚀剂掩模52阻挡半导体材料48的所需要的区 域接收第二注入。如图4中所示，图形化光致抗蚀剂掩模52包括四个 被阻挡区域。这些被阻挡区域对应于将形成的隔离二极管元件68的p 型区域。然后，执行用参考标号54总体地表示的第二注入。例如，第 二注入包括重掺杂注入，其中，经由掩模图形52 ， p型二极管区域被 保护不接收第二注入。
如图5中所示，用参考标号56表示的区域对应于形成的隔离二极 管元件的p型区域。此外，用参考标号58表示的区域对应于形成的隔 离二极管元件的n型区域。此外，使用任何适合的形成和图形化技术， 图形化硬掩模60被形成覆盖隔离二极管元件的区域(还将形成的)。 在一个实施例中，图形化硬掩模60包括氮化物硬掩模。在图案化硬掩 模60形成之后，进一步的栅电极材料62被提供覆盖硬掩模60以及没 有被硬掩模60覆盖的半导体材料48的区域。在一个实施例中，栅电 极材料62和半导体材料48包括任何适合的在所需栅电极堆叠形成中 组合在一起使用的材料。例如，在一个实施例中，半导体材料48可以 只包括多晶硅并且栅电极材料62可以包括硅化钨(WSi)。其它的栅 电极材料堆叠也是可能的。在进一步的栅电极材料62形成之后，图形 化栅电极掩模64被提供。
适合的蚀刻工艺然后被执行用于将一般用在图6中的参考标号66 表示的栅电极图形化。栅电极66包括半导体材料48'和材料62'的剩余部分。通过材料62和材料48的蚀刻也将用图5的覆盖硬掩模60限定 的隔离二极管元件68图形化。
在图6中，二极管元件68被隔离。在一个实施例中，隔离二极管 68包括隔离多晶硅二极管。此外，通过剩余的氮化物硬掩模(未示出) 执行p型注入以反掺杂合适的区域用于p型多晶二极管接触。形成金 属化覆盖隔离二极管68和栅电极66的各区域(56， 58)。具体地， 用参考标号70表示的金属化对应于隔离二极管元件68的n型区域58。 用参考标号72表示的金属化对应于隔离二极管元件68的p型区域56。 最后，用参考标号74表示的金属化对应于栅电极66。
注意的是，虽然图6是一个实施例的代表，但是本公开的其它实 施例也是可能的。例如，图6的隔离二极管元件68己经被描述为具有 被n型区域包围的p型区域。在另一实施例中，隔离二极管元件的区 域(56， 58)可以包括被p型区域包围的n型区域。此外，另一实施 例可包括均匀的n型和p型区域对，以形成隔离二极管元件。另外， 为了给定的ESD保护电路实现的要求，注入惨杂的水平、品质和对应 于如参照图2至图6讨论的隔离二极管元件的电阻性元件部分的n型 和/或p型区域对被选择以提供所需的对应于所需的隔离二极管击穿条 件的特性电阻。
图7是根据本公开的一个实施例的具有隔离二极管元件68的ESD 保护电路的一部分的俯视图。隔离二极管元件68的剖面用图7的线6-6 表示。俯视图示出了嵌合的隔离二极管元件，其中，参考标号70表示 隔离二极管元件的n型嵌合侧金属化，参考标号72表示隔离二极管元 件68的p型嵌合侧金属化。
图8是根据本公开的一个实施例的具有隔离二极管元件的ESD保 护电路的一部分的图像视图76。图8中的视图包括与ESD器件24串 联的隔离二极管元件68的嵌合金属化的照片图像。同时示意性地示出了输入和被保护的器件22。
图9是根据本公开的一个实施例的具有隔离二极管元件的ESD保 护电路的剖视图80。图9进一步示出了 ESD器件24的ggNMOSFET ESD晶体管和NMOSFET被保护的器件22的示例的剖视图。层82是 允许电到达被保护的器件22的被短接源/体以及到达ESD电路24的电 接触层(例如，金属接触)。例如，各器件的源注入充分地延伸进入 半导体衬底42，以便于接触层82。
图10是根据本公开的另一实施例的具有隔离二极管元件的ESD 保护电路的剖视图90。在图IO的实施例中，起始衬底包括绝缘体上半 导体衬底。除了起始衬底之外，隔离二极管元件的形成通常与对应于 图3至图6的描述类似。图10进一步示出了 ESD器件24的ggNMOSFET ESD晶体管和NMOSFET被保护的器件22的示例的剖视图。
具体地，层92与图9的层42类似。层94组成了用于将衬底的背 侧与示出的器件22和24的源/体隔离的SOI衬底的电绝缘层。区域96 代表通过绝缘体层92产生的电接触，以允许到示出的器件22和24的 源/体的电接触。此外，层98与图9的层82类似。
图11是根据本公开的又一实施例的具有隔离二极管元件的ESD 保护电路的剖视图100。在图11的实施例中，起始衬底包括绝缘体上 半导体衬底。隔离二极管元件的形成与对应于图3至图6的描述类似， 只有一些差别。图11进一步示出了 ESD器件24的ggNMOSFET ESD 晶体管和NMOSFET被保护的器件22的示例的剖视图。
具体地，区域102包括用氧化硅或其它适合的隔离材料回填的绝 缘区域，诸如沟槽隔离。绝缘区域102电隔离起始半导体衬底层92的 单晶材料或多晶材料的一部分，其中，衬底层92的被隔离部分用参考 标号104表示。与带有到背侧电接触层98的电接触96的器件22和24不同，部分104保持被电隔离。结果，隔离二极管68可以以与对应于 其它实施例的以上描述的方式类似的方式形成在半导体材料的被隔离 部分104内。此外，隔离二极管元件68可以形成有交替的p型区域和 n型区域，其中，交替的p型区域和n型区域被定制用于被保护的器件 22的ESD保护所需的隔离二极管性能，适用于给定的半导体器件应用。
根据本公开的一个实施例，具有隔离二极管元件的ESD保护电路 已经被设计用于横向扩散金属氧化物半导体(LDMOS)功率放大器应 用；然而，其也可以被用于其它RF电路和/或需要ESD保护的其它任 何晶体管器件。此外，本公开的实施例包括被设置在提供正常运行区 域的电平的具有雪崩击穿的隔离二极管，同时仍然提供阻止所需的主 FET栅氧化物被损坏电势的保护。另外，嵌合的设计被配置以提供低 的正向和反向(雪崩)电阻。而且，本公开的实施例提供用于在跨过 被保护器件的正和负极性下的运行，具体地，在被保护器件的输入侧 的正极性和负极性之下的运行，进一步地，ESD保护电路可以运行在 除了被在保护器件的正常运行下的极性之外的极性。虽然在此讨论的 示例包括了 n沟道增强模式器件(因此-Vgs不是正常运行的电压)， 但是注意的是，对于p沟道增强模式器件或耗散模式器件，-Vgs条件 可以是正常条件。因此，不同的器件设计会需要相反的极性需要。
在上述的说明书中，已经参考各种实施例描述了本公开。然而， 本领域的普通技术人员理解的是在不脱离下面权利要求书所述的本 实施例的范围的情况下，可以做出各种修改和变化。因此，说明书和 附图被认为是示例性的而不是限制性的，所有这样的修改意在被包括 在本实施例的范围内。例如，本公开的一个实施例包括ESD电路元件 来支持RF-LDMOS器件，但是其也可以应用在经历处于偏置极性的切 换的需要ESD保护的任何地方。另外，如在此讨论的与ESD晶体管器 件结合地制造的隔离二极管有利地使被保护器件能够扩大运行范围。 此外，实施例处理了-Vgs摆动，提供了更动态的范围、更小的寄生效 应，并通常消耗更少的硅区。以上对应于特定的实施例已经描述了益处、其它优点和问题的解 决方法。然而，益处、优点、问题的解决方法和任何会引起任何益处、 优点或解决方法发生或者变得更显著的元素不被理解为是所有权利要 求中的任何一项的重要的、要求的或必需的特征或元素。如这里所使 用的，术语"包括"意在覆盖非独占性地包括，从而包括一系列元素 的过程、方法、物品或设备不是只包括这些元素，而是可以包括没有 清楚地列于或隶属于这样的工艺、方法、物品或设备的其它元素。
权利要求
1. 一种ESD保护电路，包括ESD器件，其中，所述ESD器件包括漏-源结隔离的ESD晶体管；以及隔离二极管元件，与所述ESD器件串联地耦合并被配置用于向需要ESD保护的晶体管器件提供ESD保护，其中(i)响应所述被保护的晶体管器件的栅上的-Vgs条件，所述被串联地耦合的隔离二极管元件在所述隔离二极管元件的击穿条件之前阻止所述ESD晶体管的所述漏-源结的正向偏置；以及(ii)响应足以引起对所述被保护的晶体管器件的损坏的ESD事件，所述被串联地耦合的隔离二极管元件许可所述击穿条件的出现，进一步地，其中，所述ESD保护电路能够既运行在所述被保护的器件的正常运行的极性下，又可以运行在除了所述被保护的器件的正常运行之外的相反极性下。
2. 如权利要求l所述的电路，其中，所述隔离二极管元件包括被 与所述被保护的晶体管器件的半导体主体隔离的二极管元件。
3. 如权利要求2所述的电路，进一步包括隔离区，其中，所述隔 离区提供所述隔离二极管元件和所述半导体主体之间的隔离。
4. 如权利要求3所述的电路，其中，所述隔离区包括通过(i)沟 槽隔离和(ii) SOI衬底的绝缘体层来限制的半导体材料的一部分，进 一步地，其中，所述隔离二极管元件被形成在半导体材料的所述一部 分内。
5. 如权利要求l所述的电路，其中，所述隔离二极管元件包括嵌 合的n型区域和p型区域。
6. 如权利要求1所述的电路，其中，所述隔离二极管元件包括从由单晶硅、多晶硅、锗、硅-锗、砷化镓和氮化镓组成的组中选择的半 导体材料。
7. 如权利要求l所述的电路，其中，所述隔离二极管元件包括从 由(i)被n型区域包围的p型区域、(ii)被p型区域包围的n型区域 以及(iii)均匀的n型和p型区域对组成的组中选择的一种。
8. 如权利要求1所述的电路，其中，所述被串联地耦合的隔离二 极管元件和ESD器件不会响应所述被保护的器件栅的输入而导通，其 中所述被保护的器件栅被驱动为相对于所述被保护的晶体管器件的所 述半导体主体的极性相反的极性。
9. 如权利要求l所述的电路，进一步地，其中，所述半导体主体 包括从由硅衬底、锗衬底、硅-锗衬底、III-V族半导体材料衬底、体半 导体衬底和绝缘体上半导体衬底组成的组中选择的一种。
10. 如权利要求1所述的电路，其中，所述隔离二极管元件包括 电阻性元件部分和二极管元件部分，其中，所述电阻性元件部分的电 阻量建立了所述隔离二极管元件的给定击穿条件。
11. 如权利要求1所述的电路，其中，被串联地耦合的所述隔离 二极管元件和ESD器件的组合与所述被保护的晶体管器件具有共源。
12. 如权利要求1所述的电路，其中，所述隔离二极管元件包括 被隔离的多晶硅二极管元件。
13. 如权利要求1所述的电路，其中，所述隔离二极管元件位于 所述被保护的晶体管器件附近。
14. 如权利要求l所述的电路，其中，所述被保护的器件包括RFLDMOSFET。
15. 如权利要求1所述的电路，其中，所述ESD器件包括接地-栅n型横向扩散金属氧化物半导体ESD电路。
16. —种制造ESD保护电路的方法，包括形成ESD器件，所述ESD器件包括漏-源结隔离ESD晶体管；以及形成与所述ESD器件串联地耦合的隔离二极管元件，其中，所述 隔离二极管元件被配置用于向需要ESD保护的晶体管器件提供ESD保 护，其中(i)响应所述被保护晶体管器件的栅的-Vgs条件，所述被串 联地耦合的隔离二极管元件在所述隔离二极管元件的击穿条件之前阻 止所述ESD晶体管的漏-源结的正向偏置；以及(ii)响应足以引起所 述被保护的晶体管器件损坏的ESD事件，所述被串联地耦合的隔离二 极管元件许可所述击穿条件的发生，进一步地，其中，所述ESD保护 电路既能够运行在所述被保护的器件的正常运行的极性下，又能够运 行在除了所述被保护的器件的正常运行之外的相反极性下。
17. 如权利要求16所述的方法，其中，形成所述隔离二极管元件 包括形成与所述被保护的晶体管器件的半导体主体隔离的二极管元 件。
18. 如权利要求17所述的方法，进一步包括 在形成所述隔离二极管元件之前形成隔离区，其中，所述隔离区提供所述隔离二极管元件和所述半导体主体之间的隔离。
19. 如权利要求18所述的方法，其中，形成所述隔离区域进一步 包括通过(i)沟槽隔离和(ii) SOI衬底的绝缘体层来限定半导体材 料的一部分，其中，形成所述隔离二极管元件进一步包括在半导体材 料的所述一部分内形成所述隔离二极管元件。
20.如权利要求16所述的方法，其中，形成所述隔离二极管元件 包括形成嵌合的n型和p型区域。
全文摘要
ESD保护电路(20)包括ESD器件(24)和隔离二极管元件(30)。ESD器件包括漏-源结隔离ESD晶体管(26，28)。隔离二极管元件与ESD器件串联地耦合，并被配置用于向需要ESD保护的晶体管器件(22)提供ESD保护。响应被保护的晶体管器件的栅上的-Vgs条件，被串联地耦合的隔离二极管元件在隔离二极管元件的击穿条件之前阻止ESD晶体管的漏-源结的正向偏置。此外，响应足以引起被保护的晶体管器件损坏的ESD事件，被串联地耦合的隔离二极管元件许可击穿条件的发生。另外，ESD保护电路既可以运行在被保护的器件的正常运行的极性下，又可以运行在除了被保护器件的正常运行下之外的相反极性下。
文档编号H01L29/72GK101416318SQ200780012308
公开日2009年4月22日 申请日期2007年3月29日 优先权日2006年3月31日
发明者丹尼尔·J·莱米, 大卫·C·伯德克斯 申请人:飞思卡尔半导体公司