专利名称：半导体器件及其制造方法
技术领域：
'本发明涉及半导体器件和此类器件的制造方法。更具体而言，涉 及具有短栅极长度的绝缘栅场效应晶体管。
背景技术：
人们一直希望提高集成电路中半导体器件的密度，从而需要减小
这些器件的尺寸。但是，当传统器件的栅极长度被降至约100nm以下 时，会出现与短沟道效应(例如源极与漏极之间的过度泄漏)有关的 问题。
己经开发出一种结构，以允许进一步减小器件尺寸，这就是 FinFET型金属氧化物半导体场效应晶体管(M0SFET)。
图1和2分别示出了已知FinFET的截面和平面图。图1的截面图 是沿图2的A—A'线截得的。FinFET形成在绝缘衬底2上，并且包括 延长直立结构或鳍(fin) 4，其由在源极和漏极区域6、 8之间延伸的 半导体材料形成。栅极10 (—般由多晶硅形成)从栅极接触垫(contact pad)围绕垂直鳍4的三个面延伸。它通过栅极介电层(例如由二氧化 硅形成)与鳍4分隔。使栅极围绕鳍的三个面提供了良好的沟道电荷 控制，即使对于短栅极长度而言，也能提供平面单栅极晶体管不能提 供的沟道电荷控制。
以现有的平面CMOS工艺设计的很多IC应用使用沟道(或背栅) 偏置来控制晶体管的门限电压。图1和2所示的FinFET配置不能使用 这样的偏置。
通过将FinFET的栅极分割成两个分别位于鳍每一侧的独立偏置 的栅极可以实现FinFET的门限电压调节。图3和4示出了这种类型的 器件，其示出了与图l和2相对应的结构视图。
第一栅极20在鳍4的一个侧壁上垂直延伸，第二栅极22在另一侧壁上垂直延伸。栅极之一可用于开关晶体管和驱动电流，而另一个 用于门限电压调节或其他功能。现有的形成分隔的栅极的手段包括在 鳍的顶部沉积栅极介电材料，然后沉积栅极电极材料，然后使用平面
化(planarisation)工艺去除鳍上面的栅极电极材料。包括这种手段 的FinFET制造技术的示例在US 6853020、 US 6756643、 US 6787402 和US 2005/0040444中公开。
对于小尺寸FinFET而言，使用平面化来分隔栅极需要非常小心的 工艺控制，以确保在分隔栅极的同时不会伤害鳍本身。 一些平面化技 术的缺点在于它们不允许在与具有连续栅极的FinFET的相同衬底上 制作具有分隔的栅极的FinFET。
图5示出了具有连续栅极10和多个鳍4a到4d的己知FinFET的 平面图。还示出了栅极电极24与栅极接触垫12相接触。多个鳍提高 了器件的有效沟道宽度，从而获得所需的驱动电流能力。
发明内容
本发明提供了一种制造半导体器件的方法，包括以下步骤
(a) 提供具有绝缘上表面的衬底；
(b) 在所述衬底的上表面上形成半导体材料的鳍，所述鳍具有第 一和第二相反侧；
(c) 在所述鳍的每侧形成至少一个直立结构，所述直立结构与所 述鳍的相应侧横向隔离；
(d) 沉积栅极电极材料的共形层；
(e) 对栅极电极材料层构图(pattern);以及
(f) 各向异性蚀刻去除栅极电极材料，直到与鳍的第一侧相邻的 栅极电极材料和与鳍的第二侧相邻的栅极电极材料相分隔，每个直立 结构与鳍的相应侧之间的最短距离小于步骤(d)中沉积的共形层的厚 度的二倍。
具体而言，最终的器件可以是包括在鳍的相反侧限定的源极和漏 极区域的FinFET。在器件的导通状态下将电压信号应用于两个分隔的 栅极之一，以已知方式在鳍中引入导通沟道，并且控制源极和漏极区
5域之间的该沟道中的电流。
本发明的方法提供了用于制造具有分隔的栅极的FinFET的好方 法。该方法与大范围的介电材料和栅极电极材料兼容，只需栅极电极 材料可以共形沉积即可。
在鳍的每侧提供至少一个直立结构(或"伪鳍")在本地提高了栅 极电极材料层的厚度。具体而言，由于每个直立结构与鳍的相应侧之 间的最短距离小于共形层厚度的两倍，跨过每个直立结构和鳍之间的 距离的栅极电极材料层的厚度相对于衬底的平面区域上的栅极电极材 料层增加了。因此在去除鳍上覆盖的栅极电极材料的各向异性蚀刻后， 直立结构和鳍间仍存留一些材料。因此形成了更大的栅极电极材料区 域以用作栅极接触垫。
当没有直立结构时，可以使用各向异性蚀刻(或"隔离物蚀刻") 来分隔栅极，但是它也会从所有平面表面去除栅极电极材料，导致绝 缘栅隔离物，金属电极不易连接到所述绝缘栅隔离物。这在图6和7中 示出(图7是沿图6的线A—A'截得的截面图)。绝缘栅隔离物30和32 已知为与鳍4的相反侧相邻。还示出了用于对半导体材料构图以形成鳍 4的硬掩模34。
可以使用与形成已知的FinFET配置(如图1和2所示)的步骤 序列相比只包括一个附加处理步骤的方式来实现本发明的方法，从而 最小化处理成本。
上述方法包括步骤(e)，用于对栅极电极材料层构图。以此方式 限定了栅极宽度和栅极接触垫的形状。应当理解，可以在对栅极电极 材料进行各向异性蚀刻以分隔鳍两侧的栅极(上述步骤(f))的步骤 之前或之后执行该步骤。
根据本发明的方法，在包括彼此并排延伸的两个或多个鳍的器件 中， 一个鳍可以有效地充当或限定另一个相邻鳍的直立结构。因此， 在根据本发明实施例制造具有多个相邻鳍的器件时，如果多个鳍彼此 足够接近，则只需要在最外面的鳍的外侧相邻处提供附加的独立或"伪
^当直立结构被提供为附加结构而不是由例如器件的另一鳍提供时，它优选地采取惰性材料(inactive material)的岛的形式。即，当 器件被激活时，它不参与器件的操作。传统上，所述材料的岛可以由 与鳍相同的层中沉积的半导体材料形成，并且与鳍在相同的处理步骤 中被构图。
在一些优选实施例中，至少两个直立结构被提供为与鳍的每侧横 向隔离。至少一个直立结构可以是平面图中(即，当在与衬底平面垂 直的方向观察时)的L形。
可以单独或组合使用多种栅极电极材料，只要它们能够被共形沉 积即可。在优选实施例中，栅极材料的共形沉积层包括金属层上的多 晶半导体材料层。可用于该目的的其他材料包括无定形硅、氮化钛、 氮化钽、钼，或可以使用共形方法(如原子层化学汽相沉积("ALD")) 沉积的其他金属性材料。还可以通过在多晶硅上沉积足够厚的金属层 (例如铂或镍)，从而在后续退火处理期间完全将多晶硅层转化为金属 硅化物，来形成完全硅化的多晶硅("FUSi")栅极。这样的硅化处理 将优选地在源极和漏极区域形成之后执行。
根据本发明的另一实施例，可以在与具有分隔的栅极的FinFET 相同的衬底上同时形成具有连续栅极的FinFET，这是通过在对栅极电 极材料进行各向异性蚀刻的步骤期间掩盖前一器件的鳍上的栅极电极 材料，从而保留从鳍的一侧延伸到另一侧的栅极电极材料的连续区域 而实现的。
参考附图，以示例的方式描述已知的器件配置和工艺，以及本发 明的实施例，其中-
图1和2分别是己知的具有连续栅极的FinFET的截面和平面图； 图3和4分别是已知的具有分隔的栅极的FinFET的截面和平面
图5是已知的具有多个鳍和连续栅极的FinFET的平面图6和7分别是具有绝缘栅隔离物的FinFET的平面和截面图8和9分别是根据本发明实施例的制造过程中，处于中间阶段
7的FinFET的平面和截面图10到34是根据实现本发明的方法的一个示例的半导体器件制
造过程中的一系列阶段的平面和截面图35和36是示出衬底上各个结构的尺寸的平面和截面图； 图37到39是根据本发明不同实施例的FinFET的平面图；以及 图40是根据本发明另一实施例的具有多个鳍的FinFET的平面图。 应当注意，附图均为示意例性的而并非依比例绘制。为了图示的
清楚和方便起见，这些图中的相关尺寸和部分的比例的大小被扩大或
縮小。在修改的和不同的实施例中，相同的附图标记一般用于指示相
应或相同的特征。
具体实施例方式
图8示出了根据本发明实施例制造的FinFET结构的平面图，图9是 沿图8的A—A'线截取的截面图。图中示出了制造过程中的中间状态的 器件，该状态处于对栅极电极材料构图和进行各向异性蚀刻之后。每 个栅极分别包括隔离物部分42、 44和接触部分46、 48。在半导体器件 鳍4的每侧存在一对直立结构或"伪鳍"，使得各向异性蚀刻之后存留 的栅极电极材料从栅极隔离物42、44延伸至每对直立结构之间的区域， 以形成接触部分46、 48。虚线50示出了用于对栅极电极材料构图的掩 模的形状。
现在参考图10到34描述用于制造具有图8和9所示的配置的器 件的过程。图10、 13、 16、 19、 23、 27和31是每个阶段的平面图， 其旁边的图示出了沿相应平面图中标出的线截取的截面图。
所使用的衬底是绝缘体上硅(SOI)结构，包括硅衬底(未示出)、 掩埋氧化层2，以及掩埋氧化层上的单晶硅层。掩埋氧化物层2可以 由诸如二氧化硅等硅氧化物形成，并且具有约100到500nm的厚度。 优选地，该层约为150nm厚。上面覆盖的硅层是单晶硅，约为20到 200nm厚。优选地，它约为60nm厚。应当理解，硅层可以包括其他半 导体材料(例如锗)或半导体材料的组合(例如硅一锗)。掩埋氧化层 2还可以由硅氧化物之外的介电材料形成。
8可选地，例如由氮化硅或硅氧化物形成的介电层可以形成在上部 硅层之上，以在后续蚀刻过程期间充当保护盖。通过以传统方式对适 当材料的均匀层进行构图来提供掩模34。其例如可由二氧化硅、氮化
硅、SiON或SiOC形成，厚度约为40nm。
如图10到i.2所示，使用适当的传统各向异性蚀刻剂，在由掩模 34限定的窗口处蚀刻掉上部硅层。这在氧化物衬底层2上形成硅鳍4。 鳍的上部具有从掩模存留下来的介电材料盖。掩模还在硅层中限定了 源极和漏极区域6、 8以及直立结构40。
然后在鳍4的暴露侧上提供介电层，分别为鳍的第一和第二侧上 的垂直层60和62。这些层例如可以通过将硅鳍的侧壁氧化而形成， 或者通过介电材料层的共形沉积(conformal d印osition)而形成。 图13到15示出了该阶段。
源极和漏极区域6、 8之间的鳍的长度可以在50到100nm之间。 其宽度可以在5到25nm左右，优选约为10nm。在平面图中，图10所 示的每个直立结构40可以约为100nm长，约25nm宽。
然后在衬底上共形沉积栅极电极材料层70，如图16到18所示。 该层优选由多晶硅形成，可约为50到200nm厚，优选约为100nm厚。 如从图17可以看出的那样，在截面(栅极)线A—A'附近存在直立 结构40使得在该平面上形成的栅极电极材料具有更大的厚度。
然后沉积掩模材料层72，其例如可由TEOS形成。然后对该层构 图，以限定用于蚀刻栅极电极材料的掩模。然后将该栅极材料与掩模 层34的暴露的其余部分一起蚀刻掉。于是得到图19到22所示的结构。
然后执行"延伸"掺杂注入步骤，以对未被栅极电极材料层70 掩盖的半导体材料区域和栅极材料本身进行掺杂。选择注入条件，以 使扩散到栅极材料之下的鳍4的沟道区域的注入材料最少。掺杂剂可 以是n型或p型，并且优选地是砷、磷或硼。注入的剂量范围可以是 约1X10"原子/cm2到约lX10's原子/cm2， 一般为5X 1014原子/cm2， 注入能量为约1到5 KeV (取决于所使用的掺杂剂)。如从图26可以 看出的那样，栅极材料层70之下的鳍区域未被掺杂。
在该阶段可选地执行所谓的口袋注入(pocket implant),以改进
9短沟道效应。以一定角度使用与延伸注入相反类型的掺杂剂，从而延 伸到延伸注入的范围之外，进入沟道。
然后共形沉积另一掩模材料层，并且对其进行各向异性蚀刻以形 成隔离物。例如可以使用氮化硅。这在栅极材料70的两侧形成隔离物
80、 82。然后以比延伸注入步骤更大的剂量，使用相同导电类型的掺
杂剂执行另一注入步骤。与延伸注入相比，该注入的范围可以被较宽 松地控制，因为它被氮化物隔离物与沟道区域隔离。延伸注入步骤形
成的掺杂区域在源极和漏极区域6、 8的重掺杂区域之间延伸(图中示 为^+)，如图27到30所示。该注入也对栅极材料掺杂。
然后将隔离物80和82蚀刻掉。然后在栅极电极材料层70上执行 各向异性蚀刻，获得图31到34所示的结构。
然后可以执行硅化过程，以已知方式改进栅极的导电性。接下来 执行其他处理，以形成本领域公知的最终的器件。
应当理解，为了使直立结构40具有增加各向异性栅极蚀刻步骤之
后存留的材料面积的期望效果，需要满足某些尺寸要求。下面参考图 35和36进行描述。相邻直立结构之间的距离(Ddum)及其与器件鳍 之间的间隔(Dd-d)需要小于栅极电极材料层的厚度(Tg)的二倍。 此外，栅极线(长度Lg)必须落在两个直立结构40之间。使用标准 工艺参数很容易满足这些要求，例如Tg二100nm意味着Ddum和Dd-d 需要小于200nm，而栅极需要与直立结构40之间的200nm窗口对齐。
返回各向异性栅极蚀刻步骤，图36标出了相关参数。直立结构 40之间的栅极线厚度(Tg-dum)等于沉积层的厚度(Tg)加上鳍的高 度(Tfin)以及硬掩模34的高度(Tfin-HM)。在理想条件下，蚀刻掉 的栅极材料的深度应当等于Tg，使得直立结构之间留下的栅极线的高 度等于直立结构和上面覆盖的掩模34的高度。允许蚀刻过程有公差， 即使在50%的过蚀刻情况下，如果鳍和硬掩模的组合高度为100nm， 栅极线仍有50nm厚。
可以对上述制造过程实施例进行各种修改。例如，硬掩模34可以 在其被用于蚀刻半导体层之后去除。但是，优选地将其保留，因为它 提高了各向异性栅极材料蚀刻步骤对工艺变化和晶片不均匀性的容
10限。
可以在栅极材料被构图之前执行各向异性栅极蚀刻。在此情况下， 用于对栅极材料构图的掩模层72可以在延伸注入步骤期间保留，并且
隔离物80、 82与它对齐。
通过在各向异性栅极蚀刻过程期间掩盖在各鳍上延伸的一些栅极
材料区域，可以同时制造包括具有连续和分隔的栅极的FinFET的混合 体的电路。
虽然在上述过程中，仅使用一种材料来形成栅极，但是应当理解， 该过程与使用多层栅极的过程是兼容的。例如，薄金属层上可以覆盖
更厚的多晶硅层。在此情况下，各向异性栅极蚀刻可以在两步中执行
蚀刻掉多晶硅材料，然后蚀刻暴露的金属。
上面实施例中示出的直立结构的配置仅是一种可能性。应当理解， 可以使用多种配置来获得所需结果，只要它们符合上述尺寸要求即可。
图37到39示出了一些其他示例。
在图37和39中，与鳍4的每侧相邻地提供了一个延长直立结构。 在图37中，该直立结构的纵轴与鳍的长度方向垂直，而在图39中则 与其平行。在图38的实施例中，在器件鳍的每侧提供了一个直立结构， 其平面视图为L形。图37到39都标出了用于栅极接触的合适位置80。
根据本发明实施例制造的包括多个鳍的FinFET在图40中示出。 应当理解，相邻鳍有效地充当其邻居的直立结构，并且只有与最外面 的鳍的外侧相邻的位置才需要附加的直立结构。还示出了栅极接触电 极82、 84的示例性布局，以示出如何对分隔的栅极进行连接。
通过阅读本公开，本领域技术人员可以明白其他变型和修改。这 些变型和修改可以涉及本领域己知的等同和其他特征，并且可以用于 替换或补充这里描述的特征。
例如，虽然上面描述的实施例形成在SOI衬底上，但是应当理解， 也可以使用其他形式的衬底，包括传统的体半导体(bulk semiconductor)净寸底。
虽然本申请的权利要求是技术特征的特定组合，但是应当理解， 本发明的公开范围还包括这里明确或隐含公开的特征的任何新颖或不
ii新颖的组合或其任何上位概念，不管它是否涉及任何权利要求中请求 保护的相同发明，也不论它是否解决与本发明的任何或全部技术问题 相同的技术问题。
分离的实施例的上下文中描述的特征也可以在单个实施例中以组 合的方式被提供。相反，在单个实施例中为了简明起见而描述的多个 特征也可以在任何适当的子组合中独立提供。申请人注意到，可以在 本申请或其任何衍生申请的审査期间，以这些特征和/或这些特征的组 合形成新的权利要求。
权利要求
1、一种制造半导体器件的方法，包括以下步骤(a)提供具有绝缘上表面的衬底(2)；(b)在所述衬底的上表面上形成半导体材料的鳍(4)，所述鳍具有第一和第二相反侧；(c)在所述鳍(4)的每侧形成至少一个直立结构(40)，所述直立结构与所述鳍的相应侧横向隔离；(d)沉积栅极电极材料的共形层(70)；(e)对栅极电极材料层构图；以及(f)各向异性蚀刻去除栅极电极材料，直到与鳍的第一侧相邻的栅极电极材料与鳍的第二侧上的栅极电极材料相分隔，每个直立结构与鳍的相应侧之间的最短距离小于步骤(d)中沉积的共形层的厚度的二倍。
2、 根据权利要求1所述的方法，其中步骤(f)在步骤(e)之前 执行。
3、 根据权利要求1或2所述的方法，其中所述半导体器件包括至 少一个半导体材料的附加鳍，并且至少一个直立结构(40)是由所述 至少一个附加鳍提供的。
4、 根据任一前述权利要求所述的方法，其中至少一个直立结构 (40)是惰性材料的岛。
5、 根据权利要求4所述的方法，其中所述材料的岛(40)包括由 与鳍相同的层形成的半导体材料。
6、 根据任一前述权利要求所述的方法，其中栅极电极材料的共形 层(70)包括金属层之上的多晶半导体材料层。
7、 根据任一前述权利要求所述的方法，其中最终的器件的栅极电 极材料(70)包括多晶半导体材料、金属、氮化钛、氮化钽和完全硅 化的多晶半导体材料中的至少一种。
8、 根据任一前述权利要求所述的方法，其中在相同衬底上同时形 成具有鳍的至少一个附加半导体器件，在步骤(f)期间掩盖所述至少一个附加器件的鳍上的栅极电极材料，从而在最终的附加器件中，从 鳍的一侧到另一侧，栅极电极材料是连续的。
9、 根据任一前述权利要求所述的方法，其中至少两个直立结构 (40)被设置为与鳍(4)的每侧横向隔离。
10、 根据任一前述权利要求所述的方法，其中至少一个直立结构(图38中的40)在平面图中是L形的。
全文摘要
一种FinFET及其制造方法。本发明方法提供了用于制造具有分隔栅极的FinFET的好方法。该方法与大范围的介电材料和栅极电极材料兼容，只需栅极电极材料可以共形沉积。在鳍(4)每侧提供至少一直立结构(或“伪鳍”)(40)在本地提高了栅极电极材料层(70)厚度。具体地，由于每个直立结构(40)与鳍(4)相应侧间最短距离依本发明设置为小于共形层的两倍，跨过每个直立结构(40)和鳍(4)之间距离的栅极电极材料层(70)厚度相对于衬底(2)平面区域上的栅极电极材料层增加了。因此在去除鳍(4)上覆盖的栅极电极材料(70)的各向异性蚀刻后，直立结构和鳍间仍存留一些材料。因此形成了更大的栅极电极材料区域以用作栅极接触垫。
文档编号H01L21/336GK101490822SQ200780025874
公开日2009年7月22日 申请日期2007年7月9日 优先权日2006年7月11日
发明者简·雄斯基, 赫尔本·多图博斯 申请人:Nxp股份有限公司