专利名称：半导体器件及形成半导体器件的方法
技术领域：
本公开涉及一种半导体器件以及形成半导体器件的方法。
背景技术：
诸如金属氧化物半导体场效应晶体管(MOSFET)的半导体器件 被作为功率器件普遍使用在诸如自动化电子、电源、通讯的应用中，
这些应用要求器件在十分之几安培(A)到数百安培(A)的范围的电 流下进行操作。
传统地，通过将适当的电压施加到MOSFET器件的栅电极，器件 导通(即，器件处于导通状态)，并且将形成连接源区和漏区的沟道， 以允许电流流动。当MOSFET器件导通时，电流和电压之间的关系近 似为线性，这意味着该器件像电阻一样作用。该电阻被称为导通状态 电阻Ddson。
典型地，优选具有低导通状态电阻Rdson的MOSFET器件，因为 它们具有更高的载流量。公知的是，通过增加MOSFET器件的封装密 度，即每cn^的基本单元的数量，可以降低导通状态电阻Rdson。例如， 六边形MOSFET(HEXFET)器件包括多个单元并且具有高的封装密度， 例如每ci^有105个六边形单元，其中，每个单元具有六边形多晶硅栅 和形成六边形多晶硅栅的顶部的源区和体区。通常地，单元的尺寸越 小，封装密度越高，并且因而，导通状态的电阻越小。因此，对MOSFET 器件进行的改进是以减小单元的尺寸为目标。
当器件截止(即，处于截止状态)时，电压阻挡能力由击穿电压 来限制。对于高功率应用，期望具有例如至少200伏特的高击穿电压。欧洲专利no. EP 1387408公开了绝缘栅FET(IGFET)器件，其中， 在源区5和漏区3之间的外延层11中的掺杂浓度基本不发生变化。结 果是，在IGFET器件的导通状态期间，在源区和漏区之间存在如屈1 所示的"T"形电流7。电流路径7在沟道13中从源区5与外延层11 的表面9基本平行地延伸，并且仅从沟道13的中间部分向漏区3垂直 延伸。因此，电流路径的宽度受限于沟道13和漂移区(其是通过外延 层11的导电路径的垂直部分)的宽度，这限制了器件的Rdson。如果 增加了外延层11的掺杂浓度，则器件的Rdson将增加，但是器件的击 穿电压将减小。
为了增加MOSFET器件的耐压容量，公知的是在MOSFET器件 的漏区和沟道之间的外延层中形成轻掺杂的漂移区。轻掺杂的漂移区 降低了在器件处于截止状态时的体区15和外延层之间形成的PN结周 围产生的最大电场，并且因而，确保更高的击穿电压。然而，减小了 在源和漏之间的漂移区中的掺杂，增加了器件的导通状态电阻。
存在被用于增加MOSFET器件的击穿电压的技术的其他示例，但 是这导致导通状态电阻Rdson增加。因而，在减小Rdson和具有足够 高的击穿电压BVdss之间进行折衷。
存在以下需要在对导通状态电阻Rdson不进行妥协的情况下， 通过增加器件的击穿电压，来改进MOSFET器件的阻挡电压能力。
US专利no. 6，747，312公开了一种垂直MOSFET器件，在其中， 在源区之间形成附加的N型区，以便增加沟道中的掺杂浓度。另外， 在MOSFET器件的体区下方形成附加的P型区。附加的P型区对附加 的N型区的增加掺杂进行补偿，以便限制对击穿电压的影响。然而， 需要进一步改进Rdson和击穿电压之间折衷。该MOSFET的附加区域 通过热氧化物层和专用的掩模开口来形成，这极大增加了制造器件的成本。
因此，存在对改进的半导体器件的需要。
发明内容
本发明提供了一种如所附权利要求所描述的半导体器件以及形成 半导体器件的方法。
现在参考所附附图，仅通过示例的方式，描述根据本发明的半导 体器件和形成半导体器件的方法，其中
图1是在欧洲专利申请EP 1387408中描述的IGFET的一部分的示 意性横截面图2是根据本公开实施例的半导体器件布置的一部分的示意性横 截面图3a是示出沿着图2中所示的线A-A的掺杂浓度分布图； 图3b是示出沿着图2中所示的线B-B的掺杂浓度分布图； 图3c是示出沿着图2中所示的线C-C的掺杂浓度分布图； 图4是根据本公开的半导体器件布置的一部分的示意性横截面图，
其示出当器件处于导通状态时的电流；以及
图5至图9是在生产的不同阶段期间，图2的半导体器件的一部
分的示意性横截面图。
具体实施例方式
在以下的描述和在图2至图9中，将某些区域指定为具体的材料、 导电性和/或类型。然而，这仅仅是为了便于解释，而不旨在作出限制。 根据在此给出的描述，本领域的技术人员应理解的是，为了获得不同 的器件功能，可以使用不同半导体材料，并且可以改变器件的不同区 域的掺杂。将参考包括诸如N沟道垂直MOSFET器件的垂直半导体器件的半 导体器件来说明本公开。垂直半导体器件包括置于漏电极上方的源电 极，当器件处于导通状态时，使得电流主要在垂直方向上流动。应该 理解的是，本公开不限于垂直器件也不限于N沟道MOSFET器件，并 且同样地应用于诸如横向器件、P沟道垂直MOSFET器件或者绝缘栅 双极晶体管(IGBT)器件的其他半导体器件或者JFET或二极管或类 似的器件。
现在参考图2，根据本公开实施例的半导体器件包括N沟道垂直 MOSFET器件。MOSFET器件通常包括多个晶体管基本单元，所述多 个晶体管基本单元具有不同的形状，诸如六边形单元、指状、条状、 波浪形或者在PCT申请no. WO 03/107432中描述的形状。为了简便， 图2和随后的图示仅示出基本单元的一部分的简化的横截面图。
该半导体器件包括具有第一表面和第二表面的n型半导体衬底4。 在半导体衬底4的第一表面上方形成n型外延层6。外延层6的掺杂浓 度小于半导体衬底4的掺杂浓度。在本公开的实施例中，n型外延层6 的掺杂浓度大于在诸如WO 03/107432中公开的己知器件中的外延层的 掺杂浓度。
n型预先控制区8，其也被称为预先栅注入(PGI)区形成在外延 层6中,并且从外延层6的第一表面10延伸到3至4微米的深度。渐 变体区12延伸到PGI区域12下方的外延层6中。通常，渐变体区12 从第一表面10到衬底4延伸到外延层6中的深度为4至5微米。p型 体区14从外延层6的第一表面10开始，通过外延层6通常延伸至1.5 微米的深度。体区14的掺杂浓度大于渐变体区12的掺杂浓度。n型区 18从外延层6的第一表面10延伸到p型体区14中。n型区18是半导 体器件的电流电极区。在图l所示的实施例中，n型区域18是MOSFET 器件的源区18，并且半导体衬底4形成器件的漏区。附加的p型区20 从外延层6的第一表面16延伸至p型体区14中，并且以便与n型区18相邻。附加的p型区20的掺杂浓度大于p型体区14的掺杂浓度。P 型区20改善与源电极的接触，减小在体区14中的寄生NPN双极效应， 并且避免源区18和n型外延层6之间的垂直穿通。
在外延层6的第一表面10上方延伸场氧化物层22，并且在体区 14和一部分源区18上方的外延层6的第一表面10上方延伸栅氧化物 层24。场氧化物22和栅氧化物24中的每个通常包括氧化硅层。基于 操作电压，栅氧化物层24具有0.04至0.06微米的典型厚度，以及场 氧化物层22具有0.6微米的典型厚度。绝缘栅区26形成在栅氧化物层 24和场氧化物层22上方，并且通常包括诸如多晶硅的掺杂的多晶半导 体材料。介电层28形成在绝缘栅区26上方。介电层28可以包括氧化 硅或者TEOS层，或者可以包括诸如氧化物/氮化物/氧化物层的若干层。
在本公开的实施例中，n型中间区16在场氧化物层22下方的基本 单元的PGI区8 (在图2中仅示出一个PGI区8)之间延伸。n型中间 区16的惨杂浓度小于外延层6的掺杂浓度。轻掺杂中间区16被布置 在场氧化物层22下方，以避免该区域中的电场增加，这有助于增加器 件的击穿电压。
绝缘栅区26在PGI区8的一部分、体区14的一部分以及源区18 的一部分上方延伸。
金属或者欧姆层30形成在介电层28上方，并且接触源区18以形 成源电极。间隔物32将金属层30与绝缘栅区26隔离。金属层20还 接触体区20，使得源区和体区20短路。
金属或欧姆层34形成在半导体衬底4的第二表面上方，以形成漏 电极。
在渐变体区12中的惨杂浓度在渐变体区12上随着远离PGI区8而减小。在PGI区8中的掺杂浓度在PGI区8上随着远离体区14而减 小。在外延层6中的掺杂浓度在外延层上随着远离第一表面10而增加。
根据本公开的MOSFET器件的掺杂浓度分布和净掺杂浓度分布如 图3a至图3b所示。p型区的掺杂浓度分布通过曲线23示出，n型区的 掺杂浓度分布通过曲线25示出，并且穿过区域的净掺杂浓度分布通过 曲线27示出。图3a示出沿着图2的线A-A的横向掺杂分布。图3b示 出沿着图2的线B-B的垂直惨杂分布。图3c示出沿着图2的线C-C的 垂直掺杂分布。图3a中的点21表示在体区14和PGI区8之间的PN 结，并且图3c中的点21表示渐变体区12和外延层6之间的PN结。 通过这些图中的净掺杂浓度分布可知，在PN结处的净掺杂浓度在具有 渐变体区12时小于在没有渐变体区12时的净掺杂浓度。这表示具有 渐变体区12时发生击穿的临界电场大于没有渐变体区12时的临界电 场。
与外延层6的剩余部分，PGI区8增加了在体区14周围的外延层 6中的n型掺杂浓度。通过在体区14周围具有更高的掺杂浓度，从源 区18的电流路径的宽度增加，其导致Rdson减小。这可以在图4中示 出，其示出在根据本公开的MOSFET器件的导通状态期间的电流路径。 因为体区14周围的更高掺杂的PGI区8以及渐变体区12，而使得在源 区18和漏区4之间的电流路径19是"v"形，其中，与PGI区8相比， 渐变体区12具有更大的电阻，使得优选的电流路径是通过PGI区8到 单元的中心。
通过减小在体区14和PGI区8之间形成的PN结下方的外延层6 的净掺杂浓度，渐变体区12对由PGI区8所提供的更高的n型掺杂浓 度以及对如果使用的更高的掺杂外延层进行补偿。渐变体区12提供较 小的突变PN结，这导致了电场的减小，并且因而导致以更高的反向偏 置来发生击穿。结果是，因为渐变体区12对PGI区8进行补偿，所以在不减小击 穿电压的情况下可以减小Rdson，或者在不增加Rdson的情况下可以增 加击穿电压。
现在将参考图5至图9，描述形成根据本公开实施例的半导体器件 的方法。为了简便，仅仅示出半导体器件的一部分。
如图5所示，n型外延层6生长在n型衬底4上。n型衬底4的掺 杂浓度大于外延层6的掺杂浓度。在实施例中，外延层6的掺杂浓度 大约为1.5el6cm'3。这与典型器件的外延层的1.0el6cm-3的掺杂浓度相 比拟。
在包括在PGI区8之间的外延层6中的n型中间轻掺杂区16的根 据本公开的MOSFET器件的实施例中，通过以下方式来形成中间区16， 即，在衬底4上生长外延层的最后阶段期间，减小在外延层6的掺杂 浓度，以便在外延层6的表面IO处提供减小了掺杂浓度的层，在源区 18、体区14以及PGI区8形成在外延层6中之后，其被保留作为中间 区16。为了简便，在图中没有示出外延层6的表面处的轻掺杂层16。
然后，将诸如氧化硅层的介电层22形成在器件上方。通过对介电 层24构图和蚀刻介电层24的方式，穿过介电层22 (场氧化物层22) 制作第一开口 (未示出)，栅氧化物层24生长在第一开口 (未示出) 中的外延层6上。然后，通过将诸如砷或磷的n型材料毯式注入(blanket implant)到外延层6中，将PGI区8形成在外延层6中。n型材料的掺 杂剂量在lel2cm-2至3el2cm-2的范围内。
在图6中，然后，例如，通过沉积并且利用高剂量n型注入进行 的掺杂，在栅氧化物层24和场氧化物层22上方形成多晶硅层26或其 他类型的导电层。然后在多晶硅层26上方沉积介电层28。介电层28 可以包括氧化硅或者TEOS层，或者可以包括诸如氧化物/氮化物/氧化物层的若干层。蚀刻的多晶硅层26形成MOSFET器件的绝缘栅区26。
然后，蚀刻介电层28和多晶硅层26，以提供体开口 58，通过体 开口 58，具有lel3crr^至2el3cn^的范围内的掺杂剂量的诸如硼的p 型材料被注入，以便形成渐变体区12。在注入渐变体区12之后，使器 件经受高温热驱入操作(例如，在115(TC下进行100分钟)，在其中， PGI区8和渐变体区12扩散到外延层6中。PGI区8的n型材料以比 渐变体区12的p型材料更低的速率进行扩散，结果，在高温热驱入操 作之后，渐变体区12与PGI区8相比，垂直延伸进入外延层6更大的 深度。因为PGI区8通过更大的开口来注入，所以渐变体区12在横向 上没有延伸超过PGI区。因而，通过PGI区来对渐变体区12的横向扩 展进行补偿。
然后，通过体开口 58，通过在外延层6中注入或者扩散诸如硼 (Bll + )的p型材料来形成p型体区14。可优选地，使用在5el3cnT2 范围内的掺杂剂量。然后，使晶片经受高温，例如1080'C左右，以如 图7所示，将p型体区14驱入到外延层6中。体区14的掺杂浓度比 渐变体区12的掺杂浓度更大。
如图8中所示，在介电层28的一部分上方形成掩模60，用于掩盖 体开口 58并且保留开口 62。然后，通过将注入诸如砷或磷的n型材料 注入到外延层6中来形成源区18。因为渐变体区12、体区14以及源 区18都通过由绝缘栅区26服定的开口 58和62来注入，所以源区18、 渐变体区12以及体区14是自对准的。
现在参考图9，将诸如TEOS层的介电层(未示出)形成在介电层 28和栅氧化物层24上方。然后对该介电层(未示出)和栅氧化物层 24进行蚀刻，以提供间隔物32和开口 64，通过开口64，注入p型材 料，以形成附加的p型区20。可优选地，注入步骤包括注入具有大约 5el5cm々的掺杂剂量的诸如硼(Bll+)的p型材料。然后，受局部处理的半导体器件经受低热操作和短驱入，以便将
源区18、体区H以及附加的p型区20驱入到外延层6中。例如，将 半导体器件以900至950'C的温度退火30分钟。然后，进行包括金属 化的其他处理，其中金属层30形成在介电层28上，与源区18和附加 的p型区20接触，以便提供源电极，并且，在半导体衬底4的第二表 面上方形成金属层34，以形成如图2所示的漏电极。间隔物32将源电 极30与绝缘栅区26隔离。
应该理解的是，因为通过毯式注入来形成PGI区，并且通过与体 区相同的掩模开口来形成渐变体区，根据本发明的方法不需要附加的 热氧化物层，也不需要附加的掩模层，以便形成PGI区和渐变体区。 因而，本发明不会极大地增加制造成本。
此外，因为渐变体区的形成与绝缘栅区对准，所以渐变体区与体 区和源区自对准，其保证了 MOSFET器件对称地操作。这提供了具有 良好控制的阈值电压的器件。
总之，本发明提供了一种改进的半导体器件，其具有在PGI区下 方的渐变体区，这提供了一种允许减小Rdson并且同时确保击穿电压 不减小的新的器件构造。因而，本发明改善了减小Rdson和具有足够 高的击穿电压BVdss之间的折衷。
新的器件构造在导通状态下具有源区和漏区之间的"v"形的电流 路径，这意味着于典型的"T"形器件相比，通过漂移区的电流路径的 宽度增加，结果，使Rdson减小。渐变体区对PGI区中的增加的掺杂 浓度进行补偿，使得不减小击穿电压。从减小Rdson的观点来看，如 果增加外延层的掺杂浓度，那么渐变体区还对在体区下方的外延层中 的更高的掺杂浓度进行补偿，使得不减小击穿电压。
权利要求
1.一种形成半导体器件的方法，包括提供半导体衬底(4)；在所述半导体衬底(4)上方提供第一导电类型的半导体层(6)；在所述半导体层(6)中形成第一导电类型的第一区(8)；在所述半导体层(6)上方和所述第一区(8)的一部分上方形成控制区(26)；在所述半导体层上方形成掩模层，所述掩模层在所述第一区(8)的一部分上方标示出所述半导体层(6)的表面(10)的第一部分(58)的外形；对标示出外形的所述第一部分(58)提供第二导电类型的半导体材料，以在所述半导体层(6)中提供第二区(12)；将所述第一区(8)和所述第二区(12)驱入到所述半导体层中，以便形成第一导电类型的预先控制区(8)和第二导电类型的渐变体区(12)，其中，所述第一导电类型的预先控制区(8)从所述表面(10)延伸到所述半导体层中，并且在所述控制区(26)的一部分下方，所述第二导电类型的渐变体区(12)具有第一掺杂浓度，延伸到所述预先控制区(8)下方的所述半导体层中；向所述标示出外形的第一部分(58)提供第二导电类型的半导体材料，以提供体区(14)，所述体区(14)具有第二掺杂浓度，延伸到所述预先控制区(8)中；以及在所述体区(14)中形成第一导电类型的电流电极区(18)。
2. 根据权利要求l所述的方法，其中，所述渐变体区(12)的第 一掺杂浓度随着远离所述预先控制区(8)而减小。
3. 根据权利要求1或2所述的方法，其中，所述渐变体区(12) 在所述预先控制区(8)下方延伸到所述衬底(4)。
4. 根据权利要求1、 2或3所述的方法，其中，所述第二导电类 型的第二掺杂浓度大于所述第二导电类型的第一掺杂浓度。
5. 根据任一在前权利要求所述的方法，其中，所述半导体层(6) 具有所述第一导电类型的第一掺杂浓度，并且所述预先控制区(8)具 有所述第一导电类型的第二掺杂浓度，其中，所述第二掺杂浓度大于 所述第一掺杂浓度。
6. 根据任一在前权利要求所述的方法，其中，所述衬底(4)具 有所述第一导电类型，并且形成另一电流电极区(4)，并且其中，在 所述半导体器件处于导通状态时的操作中，电流在所述电流电极区(4、 18)之间以V形基本上流过所述体区(14)、所述预先控制区(8)以 及所述半导体层(6)。
7. 根据任一在前权利要求所述的方法，其中，所述形成第一区(8) 的步骤包括在所述半导体层(6)上方毯式注入第一导电类型的半导体 材料。
8. 根据任一在前权利要求所述的方法，其中，所述驱入步骤包括 在第一温度下的第一热驱入操作，并且其中所述提供体区(14)的步 骤包括在第二温度下执行第二热驱入操作，以将第二导电类型的半导 体材料驱入到所述预先控制区(8)中，其中，所述第一温度大于所述 第二温度。
9. 根据任一在前权利要求所述的方法，其中，所述形成电流电极 区(14)的步骤包括向所述标示出外形的第一部分(58)的一部分提 供第一导电类型的半导体材料，并且使所述第一导电类型的半导体材 料进入到所述体区(14)中。
10. 根据任一在前权利要求所述的方法，其中，所述形成掩模层的步骤包括在所述控制区(26)上方形成介电层(28)，并且去除所 述介电层(28)和所述控制区(26)的一部分，以提供延伸通过所述 介电层(28)和所述控制区(26)的开口 (58)，并且其中，所述标 示出外形的第一部分包括所述开口 (58)。
11. 根据任一在前权利要求所述的方法，其中，所述形成第一区 (8)的步骤包括在所述半导体层(6)中提供具有lel2cm^到3el2cm-2范围的掺杂剂量的第一导电类型的半导体材料，其中，所述提供第二 导电类型的半导体材料以提供所述第二区(12)的步骤包括向所述标 示出外形的第一部分(58)提供具有lel3cm^到2el3cm'2范围的掺杂 剂量的半导体材料，并且其中，所述半导体层(6)具有大约1.5el6cm—3 的掺杂浓度。
12. —种半导体器件，包括 第一导电类型的半导体衬底(4);第一导电类型的半导体层(6)，形成在所述半导体衬底(4)上方；控制区(26)，形成在所述半导体层(6)的表面(10)上方； 所述第一导电类型的预先控制区(8)，从所述半导体层(6)的表面(10)延伸到所述半导体层(6)中，并且在所述控制区(26)的一部分下方；第二导电类型的渐变体区(12)，具有在所述半导体层(6)中形 成的第一掺杂浓度，并且延伸到所述预先控制区(8)下方的半导体层 中；体区(14),具有在所述预先控制区(8)中形成的第二掺杂浓度， 并且从所述表面(10)延伸到所述预先控制区(8)中；以及第一导电类型的电流电极区(18)，形成在所述体区(14)中并 且从所述表面(10)延伸到所述体区(14)中，以及其中，所述衬底(4)形成另一电流电极区(4)，并且其中，在 所述半导体器件处于导通状态时的操作中，电流在所述电流电极区(4、18)之间以V形基本上流过所述体区(14)、所述预先控制区(8)以 及所述半导体层(6)。
13. 根据权利要求12所述的半导体器件，其中，所述渐变体区(12) 的第一掺杂浓度随着远离所述预先控制区(8)而减小。
14. 根据权利要求12或13所述的半导体器件，其中，所述渐变 体区(12)在所述预先控制区(8)下方延伸到所述衬底(4)。
15. 根据权利要求12、 13或14所述的半导体器件，其中，所述 第二导电类型的第二掺杂浓度大于所述第二导电类型的第一掺杂浓 度。
16. 根据权利要求12、 13、 14或15所述的半导体器件，其中所 述半导体层(6)具有第一导电类型的第一掺杂浓度，并且所述预先控 制区(8)具有第一导电类型的第二掺杂浓度，其中，所述第二掺杂浓 度大于所述第一掺杂浓度。
全文摘要
一种形成半导体器件的方法，包括提供衬底(4)，在衬底(4)上方提供第一导电类型的半导体层(6)，在半导体层(6)中形成第一导电类型的第一区(8)，以及在半导体层(6)上方和第一区(8)的一部分上方形成栅(26)。该栅标示出第二导电类型的器件的表面(10)的第一部分(58)的外形，掺杂剂被提供到标示出外形的第一部分(58)，以在半导体层(6)中提供第二区(12)。将第一区(8)和第二区(12)驱入到半导体层，以便形成第一导电类型的预先控制区(8)和第一导电类型的渐变体区(12)，其中，第一导电类型的预先控制区(8)在栅(26)的一部分下方延伸，并且第一导电类型的渐变体区(12)在预先控制区(8)下方延伸。通过向标示出外形的第一部分(58)提供第二导电类型的掺杂剂，来形成体区(14)。
文档编号H01L29/78GK101589471SQ200780049284
公开日2009年11月25日 申请日期2007年1月4日 优先权日2007年1月4日
发明者叶夫根尼·斯特凡诺夫, 让-米歇尔·雷内斯, 阿兰·德朗 申请人:飞思卡尔半导体公司