半导体装置的制作方法

专利名称：半导体装置的制作方法
技术领域：
本发明涉及半导体装置，特别涉及包括具有绝缘栅型场效应部的半 导体元件的半导体装置。
背景技术：
功率MOSFET (Metal Oxide Semiconductor Field Effect Transistor: 场效应晶体管)、IGBT (Insulated Gate Bipolar Transistor:绝缘栅型双 极晶体管)、二极管等功率半导体元件用作功率用途的半导体装置。为 使功率半导体元件通电时的损失降低，要求低电阻化和高速化。 一般， 在功率半导体元件中，低电阻化和高速化是相反的关系，制造具有低电
阻化和高速化这两者良好特性的功率半导体元件是困难的。
以同时实现高速动作化和低导通电阻化为目的技术例如在特开平 8-288303号公报(专利文献1 )中公开。在该专利文献l中，公开了在 基极区域(第二杂质扩散区域)的側部具有与基极区域相反的导电型的 高浓度杂质区域(第三杂质扩散区域)的纵型场效应晶体管。
此外，如上所述，在基极区域的侧部形成高浓度杂质区域的结构例 如也在特开平10 - 242458号公报(专利文献2 )、特开平8 - 125172号 公报(专利文献3)等中公开。
此外，作为用于减小反馈电容(feedback capacitance)的技术，在 特开平3 - 029328号公报(专利文献4)中，公开了位于活性区域的保 护膜的厚度比位于非活性区域的保护膜的厚度薄的肖特基结型场效应 晶体管。
在所述专利文献1-3中，利用形成在基极区域侧部的高浓度杂质 区域，导通电压减小，但是，谋求高速化是困难的。下面，对此进行说 明。
为了谋求高速化，需要降低反馈电容。在此，所谓的反馈电容，是 通过绝缘膜而在栅电极与基极区域之间产生的绝缘膜电容和在基极区 域及其侧部区域的pn结中耗尽层扩大的区域所产主的耗尽层电容 (depletion capacitance )之和。在所述专利文献1 ~ 3的结构中，由于设
置在基极区域侧部的高浓度区域包含较多载流子，所以，从基极区域与
高浓度区域的pn结朝向高浓度区域的耗尽层的延伸被限制。由此，在 所述专利文献1~3的结构中，高浓度区域在基极区域的侧部整体上延 伸的情况下，在基极区域的侧部整体，耗尽层的延伸被限制，其结果是， 在该高浓度区域，耗尽层电容增加，并且反馈电容增加。因此，存在由 于反馈电容的增加而不能够谋求高速化的问题。
此外，在所述专利文献4中，通过降低绝缘膜电容，从而可以减小 反馈电容。但是，没有公开降低形成有沟道的区域的导通电压的技术， 存在导通电压较高的问题。

发明内容
因此，本发明的目的在于提供一种可以维持较低的导通电压、并且 通过减小反馈电容来实现高速化的半导体装置。
本发明的半导体装置具有半导体衬底，具有主表面；半导体元件， 具有形成在半导体衬底上的绝缘栅型场效应部。半导体元件包括第 一区 域、源极区域、基极区域、第二区域、绝缘膜和栅电极。第一区域形成 在主表面上，是第一导电型。源极区域形成在主表面上，是第一导电型。 基极区域以与源极区域邻接的方式形成在主表面上，是第二导电型。第 二区域以与基极区域邻接邻接、且夹持基极区域而与源极区域面对的方 式形成在主表面上，并且，具有比第一区域高的杂质浓度，是第一导电 型。绝缘膜形成在位于源极区域和第二区域之间的基极区域上。栅电极 形成在绝缘膜上。第 一 区域在主表面上以与基极区域邻接并且与第二区 域邻接的方式形成。
根据本发明的半导体装置，在基极区域的侧部形成杂质浓度相对较 高的笫二区域和杂质浓度相对较低的第一区域。第二区域具有比第一区 域高的杂质浓度，所以，可以抑制乂人基^l区域和第二区域的pn结朝向 第二区域的耗尽层的延伸。由此，将第二区域配置在与源极区域对置的 基极区域的侧部，在形成于源极区域和第二区域之间的沟道上，能够使 载流子的导电型反转的距离变短。因此，为了形成沟道而可降低施加在 栅电极上的电压，所以，可维持较低的导通电压。
此外，第一区域具有比第二区域低的杂质浓度，所以，从基极区域 和第一区域的pn结朝向第一区域的耗尽层的延伸变得比第二区域大。
因此，将第 一 区域配置在与源极区域对置的位置以外的基极区域侧部 上，由此，可减小耗尽层电容，并且可以减小反馈电容。因此，可谋求 高速化。
由此，能够兼顾低导通电压化以及高速化。
本发明的所述以及其他目的、特征、方面以及优点可从下面结合附 图理解的与本发明相关的详细说明中变得清楚。


图1是示出本发明实施方式1的半导体装置结构的概要立体图。
图2是沿图i中的ii-n线的截面图。
图3是沿图1中的III-III线的截面图。
图4是示出本发明实施方式1的半导体衬底表面的p型区域和n型 区域的分布情况的平面图。
图5是示出构成本发明实施方式1的半导体装置的半导体元件的形 成沟道的区域的动作的截面图。
图6是示出构成本发明实施方式1的半导体装置的半导体元件的没 有形成沟道的区域的动作的截面图。
图7是示出本发明实施方式2的半导体装置结构的概要立体图。
图8是示出本发明实施方式3的半导体装置结构的概要立体图。
图9是示出构成本发明实施方式4的半导体装置的半导体元件的形 成沟道的区域的截面图。
图10示出构成本发明实施方式5的半导体装置的半导体元件，是n 型源极区域和n区域面对的区域(形成有沟道的区域)的截面图。
图11示出本发明实施方式5的半导体衬底表面的p型区域和n型 区域的分布情况的平面图。
图12示出本构成发明实施方式6的半导体装置的半导体元件，是n 型源极区域和n区域面对的区域(形成有沟道的区域)的截面图。
图13示出本发明实施方式6的半导体衬底表面的p型区域和n型 区域的分布情况的平面图。
图14是示出在专利文献1 ~3的结构中高浓度区域在p型基极区域 的侧部整体上延伸的情况下的半导体装置的结构的概要立体图。
图15是沿图14中的XV-XV线的截面图。
具体实施例方式
以下，基于附图对本发明的实施方式进行说明。
(实施方式1 )
如图1所示，本实施方式的半导体装置10a具有具有主表面12 的半导体衬底11;具有形成在半导体衬底11上的绝缘栅型场效应部的 半导体元件。该半导体元件例如是IGBT、 MISFET等，此外，可以是纵 型或横型中的任何一种。半导体衬底11例如可使用硅衬底等。并且， 在图1中，部分地省略绝缘膜lll、栅电极113、层间绝缘膜115、发射 极117等进行图示。
接下来，对将图1所示的结构应用于纵型IGBT的情况下的具体结 构进行说明。图2~图4是示出将图1所示的结构应用于纵型IGBT的 情况下的具体结构的图。图2以及图3分别是沿图1的各II-II线和III -III线的截面图。图4是示出半导体衬底表面的p型区域和n型区域的 分布情况的平面图。
如图2~图4所示，本实施方式的半导体元件100a是纵型IGBT， 主要包括n-区域(第一区域)101、 n型源极区域103、 p型基极区域105、 n区域(第二区域)107、绝缘膜111、栅电极113、 p型集电极区域121。
n-区域101形成在半导体衬底11上，并且，位于半导体衬底11的 主表面12的一部分上。p型基极区域105以与n-区域101构成pn结的 方式位于半导体衬底11的主表面12的一部分上。n型源极区域103以 与p型基极区域105构成pn结的方式位于p型基极区域105内的主表 面12的一部分上。n区域107以与p型基才及区域105构成pn结的方式， 在主表面12，形成在p型基极区域105的侧部。
绝缘膜111是用于使半导体衬底11和栅电极113绝缘的膜，至少 形成在被n型源极区域103与n区域107夹持的p型基极区域105的表 面上。栅电极113形成在绝缘膜111上，以至少与被n型源极区域103 和n区域107夹持的p型基极区域105对置的方式形成。
p型集电极区域121形成在与半导体衬底11的主表面12相反一侧 的表面上，并且构成n—区域101和pn结。
以与n型源极区域103电连接的方式，在主表面12上形成发射极
117。该发射极117与栅电极113利用层间绝缘膜115被电绝缘。此外， 以与p型集电极区域121电连接的方式，在主表面12的相反侧的面上 形成集电才及123。
接下来，详细地对本实施方式的半导体衬底11的主表面12的n型 区域和p型区域的分布情况进行说明。
如图1、图2以及图4所示，在半导体衬底11的主表面12上，n 区域107形成在夹持p型基极区域105而与n型源极区域103面对的位 置上。在本实施方式中，两个n区域107以与p型源极区域105的两侧 邻接的方式形成。
如图1、图3以及图4所示，在半导体衬底ll的主表面12上，在 与n型源极区域103面对的位置以外的p型基极区域105的侧部，形成 n-区域101。在本实施方式中，在与n型源极区域103面对的位置以外 的p型基极区域105的侧部形成n-区域101。该n-区域101与p型基极 区域105邻接，并且与n区域107邻接。
如图1和图4所示，在p型基极区域105内形成多个n型源极区域 103。在主表面12, p型基极区域105与n型源极区域103邻接，并且 包围n型源极区域103的周围。多个n型源极区域103中的每个沿p型 基极区域105的长度方向排列。在多个n型源极区域103的各个之间夹 持p型基极区域105,由此，多个n型源极区域103的每个相互电隔离。
在多个n型源才及区域103的每个的两侧(p型源才及区域105的较短 方向的两侧)，如上所述，夹持p型基极区域105地配置n区域107。 此外，在被邻接的n型源极区域103所夹持的p型基极区域105的两侧 (p型基极区域105的较短方向的两侧)，如上所述，夹持p型基极区 域105地配置n-区域101。由此，在p型基才及区域105的侧部，沿p型 基极区域105的长度方向，n-区域101和n区域107交替地配置。
此外，连结n型源4及区域103和n区域107的主表面12上的最短 距离比连结n型源极区域103和n-区域101的主表面12上的最短距离 短。
并且，如果栅电极113以与位于n型源极区域103和n区域107之 间的p型基极区域105 (—个区域)上对置的方式形成，则也可以形成 在其他区域上。
此外，绝缘膜111例如是掺杂有杂质的多晶硅膜等的氧化硅膜。
此外，n-区域101是第一导电型(n)，具有比n型源极区域103低 的杂质浓度(例如，1 x 1013cm-3 ~ 1 x 1014cm-3) 。 n型区域107具有比 n-区域101高的杂质浓度(例如,1 x 1015cm-3~ 1 x I017cm'3),是与n— 区域101以及n型源极区域103相同的第一导电型。
此外，if区域101以及n型区域107的杂质浓度、和n型源极区域 103的杂质浓度的高底没有特别限定，例如，n型源极区域103的杂质 浓度比n型区域107以及卜区域101的杂质浓度高。作为n型杂质，例 如可使用P (磷)、As (砷)等。
此外，p型基极区域105是与n-区域101不同的第二导电型(p)。 作为p型杂质，例如可以采用B(硼)等。
此外，在本实施方式中，如下所述，以形成n沟道的方式确定第一 以及第二导电型，但是，也可以与所述内容相反地以形成p沟道的方式
确定第一以及第二导电型。
接着，参考图1~图5,说明本实施方式的半导体装置10a的制造 方法。
如图1所示，首先，准备具有n-区域101的半导体衬底11。在该 n-区域101表面，例如，利用离子注入选择性地形成n区域107。在该n 区域107内，例如利用离子注入形成p型基极区域105。由此，能够防 止p型基极区域105超过所希望的范围而向横向扩散。在该p型基极区 域105内的表面，例如，利用离子注入形成n型源极区域103。
接下来，依次形成绝缘膜111、栅电极113、层间绝缘膜115和发 射极117。
接下来，在iT区域lOl，在与形成n型源极区域103的一侧相反的 一侧，例如，利用离子注入形成p型集电极区域121。以与该p型集电 极区域121接触的方式形成集电极123。由此，制造包括作为在图1~ 图4中示出的半导体元件100a的纵型IGBT的半导体装置10a。
接着，对构成本实施方式的半导体装置10a的半导体元件100a的 动作进行说明。
首先，对半导体元件100a从截止状态变为导通状态的开启(turn-on) 进行说明。在半导体元件100a中，相对地在4册电极113上施加正电压 时，在栅电极113下的p型基极区域105的表面形成作为反转层的n沟 道。并且，作为n型载流子的电子从n型源极区域103通过沟道注入11-
区域101中，并且向相对地施加正电压的p型集电极区域121流动。该 电子到达p型集电极区域121时，作为另外一种载流子的空穴从p型集 电极区域121向n—区域101流动，进一步地向相对地施加负电压的n型 源极区域103流动。
之后，充分的载流子从发射极117和集电极123根据施加在这两个 电才及间的电位差而积累到n-区域101。由此，由于电子和空穴对而出现 被称为电导率调制的低电阻状态，完成开启。
该开启完成后的稳定状态是导通状态。在导通状态下，对于作为载 流子的电子来说，将具有比n-区域101高的杂质浓度的n区域107作为 其路径而通过，所以，可以减小导通电阻。此外，从n区域107和p型 基极区域105的界面的pn结朝向n区域107延伸的耗尽层的宽度比从 n-区域101和p型基极区域105的pn结朝向if区域101延伸的耗尽层的 宽度窄。由此，在导通状态下，能够使沟道(在本实施方式中是n沟道) 变短，所以，能够降低导通电压。因此，在导通状态下，可利用n区域 107来提高电子的注入效率。
接下来，对半导体元件100a从导通状态变为截止状态的关断 (turn-off)进行说明。相对地在栅电极113上施加负电压时，在栅电极 113的侧部所形成的n沟道消失，停止从n型源极区域103向p型基极 区域105提供电子。
伴随该电子密度的减小，注入到n-区域101中的电子浓度开始慢慢 减少。为了保持电荷中性条件，注入到n-区域101中的空穴也开始减少， 在p型基极区域105和n-区域101的界面，耗尽层开始扩大，并且耗尽 层变为与两电极间的截止状态的施加电压相对应的厚度。
在n -区域101中耗尽层以外的残留两种载流子的电中性区域的空穴 通过该耗尽层，并通过n型源极区域103流向发射极117,载流子全部 消失时，关断完成。该关断完成之后的稳定状态是截止状态。
并且，即使在发射极117以及集电极123间施加正向偏压的状态下， 相对地在栅电极113上施加负电压，由此，也能够实现截止状态。
如上所述，在进行半导体元件100a的切换时，需要进行用于从截 止状态变为导通状态的开启以及用于从导通状态变为截止状态的关断。 切换导通状态和截止状态时的切换速度，依赖于在iT区域101中积累载 流子的速度或释放的速度。作为在该n—区域101中积累或释放的载流子
的电容的寄生电容，是直到栅极和集电极(漏极)之间的电压变为导通 或截止前的反馈电容(栅极-集电极间的电容)的总量。在该反馈电容 较大的情况下，切换速度变慢。因此，减小反馈电容来提高切换速度，
其结果是，能够谋求半导体装置10a的高速化。即，为了谋求半导体装 置10a的高速化，反馈电容较小是有利的。
在此，如图5和图6所示，反馈电容是通过绝缘膜111而在栅电极 113和p型基极区域105之间所产生的绝缘膜电容Cl 、与在p型基极区 域105和其侧部区域的pn结处耗尽层扩大的区域所产生的耗尽层电容 C2、 C3之和。并且，图5以及图6中的虚线表示pn结的耗尽层。
接着，参考图5和图6,对本实施方式的半导体元件100a的反馈电 容进行说明。
如图5所示，在半导体元件100a中，与n型源极区域103面对的 区域是在导通动作时形成沟道的活性区域(有助于导通动作的区域)。 在该区域，从p型基极区域105和n型区域107的pn结朝向n型区域 107延伸的耗尽层的宽度xl比从p型基极区域105和n—区域101的pn 结朝向n-区域101延伸的耗尽层的宽度x2短。
如图6所示，在半导体元件100a中，与n型源极区域103面对的 区域以外的区域，是在导通动作时没有形成沟道的非活性区域(对导通 动作无贡献的区域)。在该区域中，在p型基极区域105的侧部没有形 成n型区域107。即，在与n型源极区域103面对的位置以外的区域， 配置n-区域101。由此，图6所示的与n型源^l区域103面对的位置以 外的非活性区域(对导通动作无贡献的区域)中的耗尽层的宽度x3比 图5所示的活性区域中的耗尽层的宽度xl长。即，在非活性区域中， pn结的耗尽层的延伸变宽。因此，非活性区域的耗尽层电容C3比活性 区域的耗尽层电容C2小。
接着，对本实施方式的半导体元件100a和所述专利文献1-3 (现 有技术)的半导体元件中的反馈电容进行对比。所述专利文献1-3的 高浓度区域相当于本实施方式中的n区域(第二区域)107。在所述专 利文献1-3的结构中，高浓度区域在p型源极区域的侧部整体上延伸 的情况下，成为如图14和图15所示的现有例的半导体元件。
如图14所示，在现有例的半导体元件300中，在形成沟道的活性 区域和没有形成沟道的非活性区域这二者上，在p型基极区域105的侧
部，分别形成n区域307。
对图5所示的本实施方式中的半导体元件100a的活性区域和图15 所示的现有例的半导体元件300的活性区域进行比较时，从p型基极区 域105和n区域107、 307的pn结向n区域107、 307延伸的耗尽层的 宽度xl、 x4相同。
但是，对图6所示的本实施方式中的半导体元件100a的非活性区 域和图15所示的现有例的非活性区域进行比较时，在本实施方式的非 活性区域中，从n-区域101和p型基极区域105的pn结朝向iT区域101 延伸的耗尽层的宽度x3,比现有例的非活性区域中从n-区域101和n区 域307的pn结朝向n区域307延伸的耗尽层的宽度x4长。即，图6所 示的本实施方式的非活性区域中的耗尽层的宽度x3和图15所示的非活 性区域中的耗尽层的宽度x4之差，成为在本实施方式的半导体装置10a 中耗尽层比现有例扩大的宽度。由此，本实施方式的非活性区域中的耗
i实施方式的半';体元件iooa与现有;列相比较:能够在非活性区域中
使耗尽层电容C3降低，所以，能够减小反馈电容。
如上所述说明，本实施方式的半导体装置10a具有具有主表面12 的半导体衬底11;具有形成在半导体衬底11上的绝缘栅型场效应部的 半导体元件100a。半导体元件100a包括作为第一区域的iT区域101、 n 型源极区域103、 p型基极区域105、 n区域107、绝缘膜lll和栅电极 113。 n—区域101是形成在主表面12上的第一导电型。p型基极区域105 是以与n型源极区域103邻接的方式形成在主表面12上的第二导电型。 n区域107是以与p型基极区域105邻接并且夹持p型基极区域105而 与n型源极区域103相面对的方式形成在主表面12上、且具有比n-区 域IOI高的杂质浓度的第一导电型。绝缘膜111形成在位于n型源极区 域103和n区域107之间的p型基极区域105上。栅电极113形成在绝 缘膜111上。作为第一区域的n-区域101以与p型基极区域105邻接并 且与n区域107邻4委的方式形成。
根据本实施方式的半导体装置10a，在p型基极区域105的侧部， 形成杂质浓度相对较高的n区域107和杂质浓度相对较低的n—区域101。 n区域107具有比n-区域101高的杂质浓度，所以，从p型基极区域105 和n区域107的pn结朝向n区域107的耗尽层的延伸变得比从p型基
极区域105和if区域101的pn结朝向n-区域101的耗尽层的延伸窄。因 此，将n区域107配置在与n型源极区域103对置的p型基极区域105 的侧部，由此，抑制耗尽层的延伸，降低JFET效果，所以，可以维持 较低的导通电压。
此外，在形成具有比n-区域101高的杂质浓度的n区域107之后形 成p型基极区域105时，能够抑制在形成p型基极区域105时超过预定 范围而p型基极区域105的第二导电型的杂质向n区域107扩散。即， 能够抑制沟道变长(短沟道效应)。因此，可以减小沟道电阻，所以， 可以维持较低的导通电压。
并且，n-区域101具有比n区域107低的杂质浓度，所以，从p型 基极区域105和n—区域101的pn结朝向iT区域101的耗尽层的宽度x3 比从p型基极区域105和n区域107的pn结朝向n区域107的耗尽层 的宽度xl大。因此，将i区域101配置在与n型源极区域103对置的 位置以外的p型基极区域105的侧部，由此，通过使耗尽层电容C3减 小可以减小反馈电容。因此，可谋求高速化。
将所述内容换句话说，在p型基极区域105，在与n型源极区域103 面对的区域(即，形成沟道的区域)的侧部，形成具有杂质浓度相对较 高的n区域107,所以，可维持较低的导通电压。在p型基极区域105, 在与n型源极区域103面对的区域以外的区域(即，没有形成沟道的区 域)的侧部，形成具有相对较低的杂质浓度的n—区域101,所以，不影 响导通电阻的减小，利用耗尽层电容C3的减小来减小反馈电容，由此， 可i某求高速化。因此，可以兼顾低导通电压和高速化。
并且，在导通状态下，载流子通过具有比n-区域101高的杂质浓度 的n区域107,所以，可维持较低的导通电阻。
在所述半导体装置10a中，优选栅电极113在位于n型源极区域103 和n区域107之间的p型基极区域105的一个区域以外的p型基极区域 105的其他区域上延伸地形成。
由此，即使在栅电极113形成在没有形成沟道的区域上的情况下， 也可通过减小耗尽层电容C3来减小反馈电容。
在所述半导体装置10a中，优选半导体元件100a是IGBT，并且还 具有第二导电型的p型集电极区域121。
由此，可实现包括能够通过维持较低的导通电压并且减小反馈电容
来谋求高速化的IGBT的半导体装置10a。 (实施方式2)
参考图7,本实施方式的半导体装置具有基本上与图1所示的半导 体装置10a相同的结构，但是，构成半导体装置10b的半导体元件的绝 缘膜有所不同。
具体地说，如图7所示，绝缘膜111在位于n型源极区域103和n 区域107之间的p型基极区域105的一个区域以外的p型基极区域105 的其他区域上延伸地形成。即，绝缘膜lll包括在形成沟道的p型基 极区域105上所形成的绝缘膜llla;在未形成沟道的p型基极区域105 的其他区域上所形成的绝缘膜lllb。并且，绝缘膜111也可以形成在n 区域107等其他的区域上。
在p型基极区域105的其他区域上所形成的绝缘膜lllb的厚度比 在p型基极区域105的一个区域上所形成的绝缘膜llla的厚度大。
并且，除此以外的结构与所述实施方式1的结构大致相同，所以，
相同要素赋予相同的符号，并且不重复其说明。
如以上所说明的那样，根据本实施方式的半导体装置10b,在p型 基极区域105的其他区域上所形成的绝缘膜lllb的厚度比在p型基极 区域105的一个区域上所形成的绝缘膜llla的厚度大。
由此，使在未形成沟道的p型基极区域105上所形成的绝缘膜lllb 的厚度变大，所以，使绝缘膜电容C1减小，由此，可进一步减小反馈 电容。此外，形成沟道的p型基极区域105上的栅电极113对施加正向 偏压时的动作没有贡献，所以，对Vth (阈值电压)的上升或导通电压 的下降等没有影响。
(实施方式3 )
参考图8,本实施方式的半导体装置具有基本上与图1所示的半导 体装置10a相同的结构，但是，构成半导体装置10c的半导体元件的栅 电极有所不同。
具体地说，如图8所示，栅电极113仅在位于n型源极区域103和 n区域107之间的p型基极区域105上形成。在未形成沟道的p型基极 区域105以及n-区域101上，绝缘膜llla接触地设置。
并且，除此以外的结构与所述实施方式1的结构大致相同，所以， 相同要素赋予相同的符号，并且不重复其说明。
如以上所说明的那样，根据本实施方式的半导体装置10c,栅电极
113仅在位于n型源极区域103和n区域107之间的p型基极区域105 上形成。
由此，可以在理论上^吏从栅电才及113施加的电压为0,所以，可通 过大幅地减小绝缘膜电容Cl来大幅地减小反馈电容。此外，在未形成 沟道的p型基极区域105上设置栅电极113，所以，对施加正向偏压时 的动作没有贡献，所以，对Vth (阈值电压)的上升或导通电压的下降 没有影响。
并且，在所述实施方式l的图l、实施方式2的图7以及实施方式 3的图8中，作为构成半导体装置的半导体元件，以纵型IGBT为例进 行了说明，但是，图1、图7以及图8也可以应用于例如后述的纵型 MOSFET、横型IGBT、横型MOSFET等。
(实施方式4)
参考图9,本实施方式的半导体装置具有基本上与图2以及图3所 示的半导体装置相同的结构，但是，在半导体元件100d是MISFET (Metal-Insulator-Semiconductor Field Effect Transistor:绝缘栅型场效应 晶体管)这点上不同。
本实施方式的半导体元件100d作为MISFET的一例是纵型 MOSFET。具体地说，如图9所示，在半导体元件100d上未形成集电极 区域以及集电极，在n-区域101,在与形成n型源极区域103的面相反 一侧的面上形成漏电极133。此外，在n型源极区域103的主表面12上， 形成源电极131来替代发射极。
并且，与实施方式l相同地，在半导体元件100d中，在与n型源 极区域103面对的区域以外的区域未形成n区域107。此外，半导体衬 底11的主表面12的p型区域和n型区域的分布情况为在图4中示出的 状态。
本实施方式的半导体装置的制造方法基本上与实施方式1中的半导 体装置10a相同，但是，在形成半导体元件100d时，在以下方面不同 替代发射极而形成源电极131;不进行用于形成p型集电极区域的离子
注入；替代集电极而形成漏电极133。
构成本实施方式的半导体装置的半导体元件100d的动作基本上与 作为实施方式1的半导体元件100a的IGBT相同，但是，在载流子仅是 电子这点上不同。
并且，除此以外的结构与所述实施方式1的结构大致相同，所以， 相同要素赋予相同的符号，并且不重复其说明。
如以上所说明的那样，根据本实施方式的半导体装置，半导体元件 100d是MISFET。由此，可实现包括能够维持较低的导通电压并且降低 反馈电容来谋求高速化的MISFET的半导体装置。
(实施方式5 )
参考图10和图11，本实施方式的半导体装置具有基本上与实施方 式1的半导体装置相同的结构，但是，在半导体元件100e是横型IGBT 这点上不同。
具体地说，如图10所示，n-区域101形成在半导体村底11的主表 面12上，并具有主表面101a、 一个侧面101b和另一个侧面101c。此外， 如图ll所示，n-区域101形成在n-区域101的一个侧面101b侧，并且， 以与n区域107邻接的方式形成。p型集电极区域121形成在n—区域101 的另一个侧面101c侧的主表面101a上。集电极123与p型集电极区域 121上接触地设置，在n-区域101的主表面101a上通过绝缘膜125设置。
p型基极区域105以与n-区域101的一个侧面101b以及n型源才及区 域103邻接的方式形成。n型源极区域103形成在主表面12上，并且在 p型基极区域105,在与n-区域101的一个侧面101b邻接的一侧相反的 一侧上形成有多个。多个n区域107以与p型基极区域105邻接、并且 夹持p型基极区域105而与n型源极区域103面对的方式形成在n-区域 101的一个侧面101b侧。
在本实施方式的半导体装置的制造方法基本上与实施方式1的半导 体装置10a相同，但是，在rT区域lOl的一个侧面101b侧形成n型源极 区域103、 p型基极区域105的步骤、以及在n-区域101的另一个侧面 101c侧的主表面101a上形成p型集电极区域121、集电极123和绝缘膜 125这点上不同。
并且，除此以外的结构与所述实施方式1的结构大致相同，所以，
相同要素赋予相同的符号，并且不重复其说明。
如上所述说明，根据本实施方式的半导体装置，包括横型IGBT作 为半导体元件100e。由此，可实现能够维持较低的导通电压并且通过降 低反馈电容来谋求高速化的横型IGBT的半导体装置。
(实施方式6)
参考图12和图13,本实施方式的半导体装置具有基本上与实施方 式4的包含作为半导体元件的MISFET的半导体装置相同的结构，但是， 在半导体元件100f是横型MOSFET这点上不同。
此外，参考图12和图13,本实施方式的半导体装置具有基本上与 实施方式5的半导体装置相同的结构，但是，在以下方面不同在n型 源极区域103的表面形成源电极131来替代发射极，在n—区域101上， 在形成n型源极区域103—侧的面(一个侧面101b)的相反侧的面(另 一个侧面101c)侧的主表面101a上，未形成集电才及区:^或而形成漏电扭_ 133来替代集电极。其他结构与实施方式1相同，所以不重复其说明。
本实施方式的半导体装置的制造方法基本上与实施方式4相同，但 是，形成横型MOSFET作为半导体元件100f这点上不同。
并且，除此以外的结构与所述实施方式1的结构大致相同，所以， 相同要素赋予相同的符号，并且，不重复其说明。
如以上所说明的那样，根据本实施方式中的半导体装置，包括横型 MOSFET作为半导体元件100f。由此，可实现能够维持较低的导通电压 并且通过降低反馈电容来谋求高速化的横型MOSFET 。
详细地说明并示出了本发明，但是，这仅是用于示例的，不是限定性 的，应该明确地理解为本发明的范围由所附技术方案的范围解释。
权利要求
1. 一种半导体装置，其中，具有半导体衬底，具有主表面；半导体元件，具有形成在所述半导体衬底上的绝缘栅型场效应部，所述半导体元件包括形成在所述主表面上的第一导电型的第一区域；形成在所述主表面上的第一导电型的源极区域；以与所述源极区域邻接的方式形成在所述主表面上的第二导电型的基极区域；第一导电型的第二区域，以与所述基极区域邻接、且夹持所述基极区域而与所述源极区域面对的方式形成在所述主表面上，并且，具有比所述第一区域高的杂质浓度；绝缘膜，形成在位于所述源极区域和所述第二区域之间的所述基极区域上；形成在所述绝缘膜上的栅电极，所述第一区域在所述主表面上以与所述基极区域邻接并且与所述第二区域邻接的方式形成。
2. 根据权利要求1的半导体装置，其特征在于，所述栅电极在位于所述源极区域和所述第二区域之间的所述基极 区域的 一个区域以外的所述基极区域的其他区域上延伸地形成。
3. 根据权利要求2的半导体装置，其特征在于，在所述基极区域的所述其他区域上所形成的所述绝缘膜的厚度比 在所述绝缘膜的所述一个区域上所形成的所述所述绝缘膜的厚度大。
4. 根据权利要求1的半导体装置，其特征在于，所述栅电极仅形成在位于所述源极区域和所述第二区域之间的所 述基极区域上。
5. 根据权利要求1的半导体装置，其特征在于， 所述半导体元件是IGBT,并且，还具有第二导电型的集电极区域。
6. 根据权利要求1的半导体装置，其特征在于， 所述半导体元件是MISFET。
全文摘要
提供可维持较低的导通电压并谋求高速化的半导体装置。半导体装置(10a)具有具有主表面(12)的半导体衬底(11)；半导体元件，具有形成在所述半导体衬底(11)上的绝缘栅型场效应部。半导体元件包括n^-区域(101)、n型源极区域(103)、p型基极区域(105)、n⁺区域(107)以及栅电极(113)。n^-区域(101)以及n型源极区域(103)形成在主表面(12)上。p型基极区域(105)以与n型源极区域(103)邻接的方式形成在主表面(12)上。n⁺区域(107)以与p型基极区域(105)邻接、且夹持p型基极区域(105)而与n型源极区域(103)面对的方式形成在主表面(12)上，并且，具有比n^-区域(101)高的杂质浓度。n^-区域在主表面(12)上以与p型基极区域(105)以及n⁺区域(107)邻接的方式形成。
文档编号H01L29/78GK101388406SQ20081009070
公开日2009年3月18日 申请日期2008年3月31日 优先权日2007年9月14日
发明者楢崎敦司, 羽鸟宪司 申请人:三菱电机株式会社