专利名称：堆叠式芯片封装结构及其制作方法
技术领域：
本发明涉及一种堆叠式芯片封装结构及其制作方法，且特别涉及 一种薄型化的堆叠式芯片封装结构及其制作方法。
背景技术：
目前电子产品随着市场的需求及在先进工艺技术相互配合之下，再加上各项3C产品不断强调可携式的便利性和市场需求的普及化， 传统的单一芯片封装技术已逐渐无法满足日渐新颖化市场需求，具备 轻、薄、短、小的产品特性和增加封装密度及低成本特性的设计制造 已经是众所皆知的产品趋势。因此，在轻、薄、短、小的前提下，将 各种不同功能的集成电路(IC)利用各种不同堆叠的封装方式整合来 减少封装体积和封装厚度，是目前各种封装产品开发市场研究的主 流。以目前各式各样量产封装产品而言，其中POP (Package on Package)和PIP (Package in Package)的产品就是因应时代趋势所 研发的主流新产品。图1表示为现有的一种PIP结构的剖面示意图。请参考图l所示， PIP的封装方式是将一个单独且未上锡球的封装体120通过间隔物 (spacer)130堆叠至另一封装体110的芯片114上。之后，再一起进 行封胶的封装工艺。其中，封装体110具有基板112及依序堆叠在基 板112上的芯片114及芯片116，而封装体120具有基板122及堆叠 在基板122上芯片124。图2表示为现有的一种P0P结构的剖面示意图。请参考图2所示， POP的封装方式则是将两个独立的封装体210、 220经过封装及测试 后以表面黏着的技术迭合，且透过焊球230彼此电性连接，以形成 POP封装结构。其中，封装体210具有基板212以及堆叠在基板212 上的芯片214、 216，而封装体220具有基板222以及堆叠在基板222上的芯片224。随着电子产品的功能日趋复杂化，在pop及pip封装结构中所需堆叠的芯片的数目也日益增加，因此，在封装工艺中如何控制芯片的 厚度以减少芯片堆叠的空间，进而减少堆叠而成的封装结构的厚度， 实为亟待解决的难题之一。发明内容本发明的目的是提供一种堆叠式芯片封装结构，此堆叠式芯片封 装结构的芯片具有较薄的厚度，以有效降低堆叠式芯片封装结构其整 体的厚度。本发明的另一目的是提供一种堆叠式芯片封装结构的制作方法， 此制作方法是将多个第一芯片分别配置在第二晶圆上，之后，再进行 研磨第一芯片背部的步骤。通过重复执行上述步骤，以达到降低芯片 厚度的目的，进而降低堆叠而成的封装结构的厚度。为达上述或是其它目的，本发明提出一种堆叠式芯片封装结构， 其主要包括封装结构、对接基板以及多个第二凸块。此封装结构包括 第一芯片、第二芯片、多个第一凸块以及第一底胶。第一芯片是配置 在第二芯片上。这些第一凸块是配置在第一芯片与第二芯片之间，使 第一芯片透过这些第一凸块与第二芯片电性连接。第一底胶填充于第 一芯片与第二芯片之间，且包覆上述第一凸块。封装结构是以倒置的 方式配置在对接基板上，使第一芯片位于第二芯片与对接基板之间。 这些第二凸块是配置在第二芯片与对接基板之间，使第二芯片透过这 些第二凸块与对接基板电性连接。 在本发明的一实施例中，上述的第一凸块是金凸块或是钉状凸块。 在本发明的一实施例中，上述的第二凸块是金凸块或是钉状凸块。 在本发明的一实施例中，各个第二凸块是由两个凸块单元堆叠而成。在本发明的一实施例中，对接基板是晶圆或是印刷电路板。 在本发明的一实施例中，堆叠式芯片封装结构还包括第二底胶， 填充在第二芯片与对接基板之间，且包覆上述第二凸块、第一芯片以及第一底胶。为达到上述或是其它目的，本发明另提出一种堆叠式芯片封装结 构的制作方法，包括下列步骤。首先，提供第一晶圆。其中，此第一 晶圆具有多个第一芯片单元，且各个第一芯片单元上配置有多个第一 凸块。之后，切割第一晶圆，使各个第一芯片单元分别形成第一芯片。 接下来，提供第二晶圆，此第二晶圆具有多个第二芯片单元。之后， 将这些第一芯片分别接合至第二晶圆上的第二芯片单元，使各个第一 芯片透过这些第一凸块与相对应的第二芯片单元电性连接。填充第一 底胶于各个第一芯片与相对应的第二芯片单元之间，使第一底胶包覆 这些第一凸块。研磨这些第一芯片的背部，以薄型化这些第一芯片。 在各个第二芯片单元承载第一芯片的表面上形成多个第二凸块。之 后，切割此第二晶圆，使各个第二芯片单元分别形成第二芯片，其中 各个第二芯片、第一芯片、这些第一凸块以及第一底胶是形成封装结 构。再来，将封装结构倒置并接合在对接基板上，使封装结构的第二 芯片透过这些第二凸块与对接基板电性连接。最后，填充第二底胶在 第二芯片与对接基板之间，以包覆这些第二凸块、第一芯片以及第一 底胶。在本发明的一实施例中，这些第一凸块是金凸块或是钉状凸块。在本发明的一实施例中，将这些第一芯片分别接合至第二晶圆上 的这些第二芯片单元的方法包括热压合或是以超声波结合。在本发明的一实施例中，这些第二凸块是金凸块或是钉状凸块。在本发明的一实施例中，这些第二凸块的高度是大于第一芯片的 顶部至第二芯片的距离。在本发明的一实施例中，将此封装结构接合至对接基板的方法包 括热压合或是以超声波结合。在本发明的一实施例中，堆叠式芯片封装结构的制作方法还包括 研磨第二芯片的背部，以薄型化此第二芯片。本发明的堆叠式芯片封装结构的制作方法是通过芯片堆叠、研磨 芯片的背部，并搭配上由凸块连接芯片与基板(或是芯片)的方式，降 低芯片的厚度，进而减少堆叠式芯片封装结构整体的厚度，以达到高密度3D堆叠封装的目的。此外，在芯片进行薄型化处理之前，可通 过填充底胶的步骤，对芯片提供保护，以达到芯片超薄化的需求。为让本发明的上述和其它目的、特征和优点能更明显易懂，下文 特举较佳实施例，并配合所附图式，作详细说明如下。
图1表示为现有的一种PIP结构的剖面示意图； 图2表示为现有的一种POP结构的剖面示意图； 图3A 3M表示为根据本发明的一实施例的一种堆叠式芯片封装结构的制作方法的流程示意图；图4表示为根据图3A 3M所示的步骤制作而成的堆叠式芯片封装结构的剖面示意图；图5及6表示为由三个芯片堆叠而成的堆叠式芯片封装结构的 剖面示意图。主要组件符号说明110:封装体112:基板114、116:芯片120:封装体122:基板124:心片130:间隔物210、220:封装体212、222:基板214、216、 224:芯片230:焊球300:第一晶圆310:第一芯片单元310，:第一芯片312:第一凸块314:背部400:第二晶圆410:第二芯片单元412:第二凸块500:第一底胶510:第二底胶520:第三底胶600:封装结构700:对接基板710:第三凸块800:堆叠式芯片封装结构900:基板D:第一芯片的背部至第二芯片单元的表面的距离 H:第二凸块的高度具体实施方式
图3A 3M表示为根据本发明的一实施例的一种堆叠式芯片封装结 构的制作方法的流程示意图。首先，请参考图3A所示，提供第一晶 圆300，其中，此第一晶圆300具有多个第一芯片单元310，且各个 第一芯片单元310上配置有多个第一凸块312。这些第一凸块312可 为利用曝光、显影及刻蚀等工艺制作而成的金凸块(gold bump)，或 是以打线方式形成的钉状凸块(gold stud bump)。本发明对于形成第 一凸块312的材料及其制作方式不作任何限制。接下来，请参考图 3B所示，切割第一晶圆300，使图3A中所示的每一个第一芯片单元 310分别形成第一芯片310，。之后，请参考图3C及3D所示，提供 第二晶圆400，此第二晶圆400具有多个第二芯片单元410，并将这 些第一芯片310'分别接合至第二晶圆400上的第二芯片单元410， 使每一个第一芯片310'透过这些第一凸块312与相对应的第二芯片 单元410电性连接。在本发明的一实施例中，可利用热压合 (ther齢compression)或是以超声波结合(sonic bonding)的方式将这些第一芯片310，分别接合至第二晶圆400上的第二芯片单元410。 为加强第一芯片310'与第二芯片单元410之间的结合强度，请参 考图3E所示，填充第一底胶500在各个第一芯片310'与相对应的 第二芯片单元410之间，使第一底胶500包覆这些第一凸块312，以保护其免于受损及受潮。接下来，即进行芯片薄型化的处理，请参考 图3F所示，研磨这些第一芯片310'的背部314，以薄型化这些第一 芯片310'，直到将第一芯片310'研磨至所需厚度为止，如图3G所 示。之后，请参考图3H所示，在各个第二芯片单元410承载第一芯片 310，的表面上形成多个第二凸块412，以使第二芯片单元410的讯 号能够输出。同样地，这些第二凸块412可为利用曝光、显影及刻蚀 等工艺制作而成的金凸块，或是以打线方式形成的钉状凸块。如图 3H所示，若以打线方式形成此第二凸块412时，可先在第二芯片单 元410的表面上形成凸块单元，之后，再在此凸块单元上堆叠上另一 个凸块单元，以形成高度较高的第二凸块412。本发明对于形成第二凸块412的材料及其制作方式不作任何限制。 值得注意的是，此第二凸块412的高度H是大于第一芯片310'的背 部314至第二芯片单元410的表面的距离D，使第二芯片单元410可 透过这些第二凸块412与其它组件电性连接。图3I右方所示的封装结构的剖面图为沿着图面中左方的第二晶圆 400的A-A剖面线所绘制。请参考图3I所示，切割此第二晶圆400， 使每一个第二芯片单元410分别形成第二芯片410'。其中此第二芯 片410'及堆叠在其上方的第一芯片310'、连接于第一芯片310' 与第二芯片410'之间的第一凸块312，以及第一底胶500即形成封 装结构600。之后，如图3J所示，将此封装结构600倒置并接合于 对接基板700上，使封装结构600的第二芯片410'透过这些第二凸 块412与对接基板700电性连接。此对接基板700可为晶圆、印刷电 路板或其它合适的基板。同样地，可利用热压合或是以超声波结合的 方式使第二芯片410'与对接基板700接合。最后，请参考图3K所 示，填充第二底胶510在每一个第二芯片410，与对接基板700之间，以包覆这些第二凸块412、第一芯片310，以及第一底胶500，此其 免于受损及受潮。至此，即完成本发明的堆叠式芯片封装结构基本的 制作流程。此堆叠式芯片封装结构800基本上包含了两个芯片的堆此外，为进一步降低堆叠式芯片封装结构的厚度，可选择性地对 第二芯片410'进行薄型化的处理。请参考图3L所示，研磨第二芯 片410'的背部，直到将第二芯片410'研磨至所需厚度为止，如图 3M所示。图4表示为根据上述步骤制作而成的堆叠式芯片封装结构的剖面 示意图。请参考图4，此堆叠式芯片封装结构800主要包括封装结构 600、对接基板700以及多个连接于二者间的第二凸块412。如图4 所示，此封装结构600包括第一芯片310，、第二芯片410'、多个 第一凸块312以及第一底胶500。第一芯片310'是配置在第二芯片 410'上，且这些第一凸块312是配置在第一芯片310'与第二芯片 410'之间，使第一芯片310'透过这些第一凸块312与第二芯片 410'电性连接。而第一底胶500是填充在第一芯片310'与第二芯 片410'之间，且包覆上述第一凸块312，以保护第一凸块312免于 受损及受潮。封装结构600是以倒置的方式配置于对接基板700上， 使第一芯片310，位于第二芯片410，与对接基板700之间。而这些 第二凸块412是配置在第二芯片410'与对接基板700之间，使第二 芯片410，透过这些第二凸块412与对接基板700电性连接。此外，堆叠式芯片封装结构800还可包含第二底胶510，填充在第 二芯片410'与对接基板700之间，且包覆这些第二凸块412、第一 芯片310'以及第一底胶500，以保护封装结构600及第二凸块412 免于受损及受潮。更进一步而言，若使用者欲进行更多数目的芯片的堆叠时，请参 考图5所示，可将图3M中所示的对接基板700进行薄型化的处理， 即研磨对接基板700的背部，以降低其厚度。之后，再透过形成在对 接基板700上的多个第三凸块710，使对接基板700与其它基板900 电性连接。同样地，请参考图6所示，可在对接基板700与其它基板900之间形成第三底胶520，以保护封装结构600及第三凸块710免 于受损及受潮。在图5及图6所示的实施例中，是以三个芯片的堆叠 为例以作说明，然而，使用者可依据不同的使用需求，重复执行图 3A 3M中所示的步骤，以堆叠成具有所需芯片数目的堆叠式芯片封 装结构。本发明对于堆叠式芯片封装结构800中所包含的芯片数目不 作任何限制。综上所述，本发明的堆叠式芯片封装结构的制作方法主要是通过 芯片堆叠、芯片薄型化的处理(例如研磨)，再搭配上由凸块连接芯 片与基板(或是芯片)的方式，降低堆叠式芯片封装结构整体的厚度， 以达到高密度3D堆叠封装的目的。此外，在芯片进行薄型化处理之 前，可通过填充底胶的步骤，对芯片提供保护，以达到芯片超薄化的 需求。虽然本发明己以较佳实施例公开如上，然其并非用以限定本发明， 任何熟习此技艺者，在不脱离本发明的精神和范围内，当可作些许的 更动与润饰，因此本发明的保护范围当视权利要求所界定者为准。
权利要求
1. 一种堆叠式芯片封装结构，其特征在于，包括封装结构，包括第一芯片；第二芯片，其中所述第一芯片是配置在所述第二芯片上；多数个第一凸块，配置在所述第一芯片与所述第二芯片之间，使所述第一芯片透过所述第一凸块与所述第二芯片电性连接；以及第一底胶，填充在所述第一芯片与所述第二芯片之间，且包覆所述第一凸块；对接基板，其中所述封装结构是以倒置的方式配置在所述对接基板上，使所述第一芯片位于所述第二芯片与所述对接基板之间；以及多个第二凸块，配置在所述第二芯片与所述对接基板之间，使所述第二芯片透过所述第二凸块与所述对接基板电性连接。
2. 如权利要求1所述的堆叠式芯片封装结构，其特征在于，所 述第一凸块是金凸块或是钉状凸块。
3. 如权利要求1所述的堆叠式芯片封装结构，其特征在于，所 述第二凸块是金凸块或是钉状凸块。
4. 如权利要求1所述的堆叠式芯片封装结构，其特征在于，各 所述第二凸块是由两个凸块单元堆叠而成。
5. 如权利要求1所述的堆叠式芯片封装结构，其特征在于，所 述对接基板是晶圆或是印刷电路板。
6. 如权利要求1所述的堆叠式芯片封装结构，其特征在于，还 包括第二底胶，填充在所述第二芯片与所述对接基板之间，且包覆所 述第二凸块、所述第一芯片以及所述第一底胶。
7.—种堆叠式芯片封装结构的制作方法，其特征在于，包括 提供第一晶圆，其中所述第一晶圆具有多个第一芯片单元，且各 所述第一芯片单元上配置有多个第一凸块；切割所述第一晶圆，使各所述第一芯片单元分别形成第一芯片；提供第二晶圆，所述第二晶圆具有多个第二芯片单元；将所述第一芯片分别接合至所述第二晶圆上的所述第二芯片单 元，使各所述第一芯片透过所述第一凸块与相对应的所述第二芯片单元电性连接；填充第一底胶于各所述第一芯片与相对应的所述第二芯片单元之间，使所述第一底胶包覆所述第一凸块；研磨所述第一芯片的背部，以薄型化所述第一芯片； 在各所述第二芯片单元承载所述第一芯片的表面上形成多个第二凸块；切割所述第二晶圆，使各所述第二芯片单元分别形成第二芯片， 其中各所述第二芯片、所述第一芯片、所述第一凸块以及所述第一底 胶是形成封装结构；将所述封装结构倒置并接合在对接基板上，使所述封装结构的所 述第二芯片透过所述第二凸块与所述对接基板电性连接；以及填充第二底胶在所述第二芯片与所述对接基板之间，以包覆所述 第二凸块、所述第一芯片以及所述第一底胶。
8. 如权利要求7项所述的堆叠式芯片封装结构的制作方法，其特 征在于，将所述第一芯片分别接合至所述第二晶圆上的所述第二芯片 单元的方法包括热压合或是以超声波结合。
9. 如权利要求7所述的堆叠式芯片封装结构的制作方法，其特征 在于，所述第二凸块的高度是大于所述第一芯片的背部至所述第二芯 片的距离。
10. 如权利要求7所述的堆叠式芯片封装结构的制作方法，其特 征在于，将所述封装结构接合至所述对接基板的方法包括热压合或是 以超声波结合。
11. 如权利要求7所述的堆叠式芯片封装结构的制作方法，其特 征在于，还包括研磨所述第二芯片的背部，以薄型化所述第二芯片。
全文摘要
一种堆叠式芯片封装结构，其包括封装结构、对接基板以及多个第二凸块。此封装结构包括第一芯片、第二芯片、多个第一凸块以及第一底胶。第一芯片是配置在第二芯片上。这些第一凸块是配置在第一芯片与第二芯片之间，使第一芯片透过这些第一凸块与第二芯片电性连接。第一底胶填充在第一芯片与第二芯片之间，且包覆上述第一凸块。封装结构是以倒置的方式配置在对接基板上，使第一芯片位于第二芯片与对接基板之间。这些第二凸块是配置在第二芯片与对接基板之间，使第二芯片透过这些第二凸块与对接基板电性连接。
文档编号H01L25/00GK101266967SQ20081009127
公开日2008年9月17日 申请日期2008年5月4日 优先权日2008年5月4日
发明者张惠珊, 沈启智, 陈仁川 申请人:日月光半导体制造股份有限公司