专利名称：半导体装置的制作方法
技术领域：
本发明涉及具备电容元件的半导体装置。
背景技术：
从降低电磁干扰引起的电压电平变动的影响、防止半导体芯片的误动作 的观点来看，以往是在该半导体芯片的端子(电源端子、接地端子)上设有 被称作旁路电容器的电容元件。
例如在以下的专利文献l中，公开了将半导体芯片和称作芯片电容器的 外装电容元件安装在同一基板上而作为整体封装为一芯片状的半导体装置。
另外，在以下的专利文献2中，公开了利用半导体基板上的多层配线层 和其之间的层间绝缘膜、形成起到旁路电容器作用的电容元件的半导体装置。
与本发明相关的技术记载于如下专利文献中。
专利文献1 : (日本)特开平05-021698号公报
专利文献2 : (日本)特开2000-349238号公报
但是，如上述文献所述，在使用外装电容元件的结构中，虽然得到具有 大静电电容的电容元件，但另一方面，在基板上就需要有用于安装该电容元 件的空间。因此，具有难以实现装置整体小型化的问题。
另外，由于近年半导体芯片动作正在高速化，出现了由晶体管高速的开 关动作引起的高频(数百MHz以上的频率)电磁干扰增加、动作特性恶" 的倾向。因此，需要可有效地去除该电磁干扰的技术。
作为实现降低电磁干扰影响的一个方法，可以列举使半导体芯片与电 容元件尽量接近，实现连接两者的配线(电源配线、接地配线)的低阻抗化、 低电感化。但是，由于这些配线在布局设计上有时会巻绕得较长，若半导体 芯片与电容元件为各自不同的部件，则两者的接近也会有界限。
如上所述，在具备外装电容元件的结构中，具有难以同时实现半导体装 置的小型化和进一步降低电磁干扰的影响这两个问题。另一方面，如所述专利文献2所述，在同一半导体装置内形成电容元件 的现有的结构中，与使用外装电容元件的情况相比，虽可实现配线的低阻抗 化、低电感化，但为了得到可有效地去除高频电磁干扰的程度的足够的静电 电容，则需要大面积。
为此，由于在同一半导体基板上形成电容元件以外的功能元件(例如由 晶体管等构成的驱动电路、逻辑电路或与它们连接的配线等)的关系，具有 不能实现半导体装置小型化的问题。
发明内容
本发明的主要目的在于提供一种半导体装置，其在同一半导体装置内具 备电容元件，以实现装置整体的小型化，且与现有的半导体装置相比具备大 静电电容的电容元件，更进一步的目的在于提供可降低电磁干扰的影响的半 导体装置。
本发明鉴于以上课题而提出的，本发明的半导体装置，其特征在于，具
备半导体基板；在所述半导体基板的表面形成的半导体集成电路；与所述 半导体集成电路连接的焊盘电极；与所述半导体基板的背面接触而形成的电 容电极；在所述半导体基板的侧面上及所述电容电极上形成的绝缘膜；与所 述电容电极重叠形成于所述绝缘膜上、且与所述焊盘电极连接的配线层，由 所述电容电极、所述绝缘膜、所述配线层形成电容。
在本发明中，由于在半导体基板一面上形成半导体集成电路，在另一面 上形成电容，从而与现有的半导体装置相比具备大静电电容的电容元件，而 且可实现半导体装置的小型化。
图1是说明本发明的第一实施方式的半导体装置的制造方法的剖面图； 图2是说明本发明的第一实施方式的半导体装置的制造方法的剖面图； 图3是说明本发明的第一实施方式的半导体装置的制造方法的平面图； 图4是说明本发明的第一实施方式的半导体装置的制造方法的剖面图； 图5是说明本发明的第一实施方式的半导体装置的制造方法的平面图； 图6是说明本发明的第 一实施方式的半导体装置的制造方法的剖面图； 图7是说明本发明的第一实施方式的半导体装置的制造方法的剖面图；图8是说明本发明的第 一 实施方式的半导体装置的制造方法的剖面图; 图9是说明本发明的第 一实施方式的半导体装置的制造方法的平面图; 图10是说明本发明的第 一 实施方式的半导体装置的变化例的平面图； 图11是说明本发明的第二实施方式的半导体装置的剖面图； 图12是说明本发明的第三实施方式的半导体装置的剖面图； 图13是说明本发明的第四实施方式的半导体装置的剖面图； 图14是说明本发明的第四实施方式的半导体装置的平面图。 附图标记
1半导体集成电路2半导体基板
3第一绝缘膜4焊盘电极
5钝化膜6粘接层
7支承体8开口部
9电容电极10第二绝缘膜
11配线层12保护膜
13a,13b,13c 导电端子15半导体装置
16电容17导电端子
20电容电极21电容
30通孔31势垒金属层
32电容40配线层
41第三绝缘膜42配线层
43开口部44电容
DL刻划线
具体实施例方式
下面，参照
本发明的第一实施方式。图1至图9分别为表示制 造工序顺序的剖面图或平面图。另外，以下所说明的制造工序使用晶片状的 半导体基板而进行的，且多个半导体装置以规定的刻划线为边界形成阵列 状，但为了方便起见对形成其中一个半导体装置的工序进行说明。
首先，如图1所示，准备由硅(Si)等构成的半导体基板2，在该半导 体基板2的表面上形成半导体集成电路1 (例如CCD传感器、CMOS传感 器、照度传感器等感光元件、发光元件、晶体管等半导体元件集成而构成的驱动电路、逻辑电路或与它们连接的配线等)。半导体基板2例如为30(^m 700)am左右的厚度。进而，在半导体基板2的表面形成膜厚为例如2(im的 第一绝缘膜3(例如由热氧化法、CVD法等形成的硅氧化膜)。
接着，通过溅射法、镀敷法或其他成膜方法形成铝(Al)、铝合金、铜 (Cu)等金属层，之后，将未图示的抗蚀剂层作为掩模，对该金属层进行蚀 刻，在第一绝缘膜3上形成例如lpm的膜厚的焊盘电极4。焊盘电极4为经 由未图示的配线与半导体集成电路1及其周围元件电连接的外部连接用电 极。进而，自后述导电端子13a、 13b、 13c经由焊盘电极4将电源电压、接 地电压或其他各种信号供给半导体集成电路1、半导体基板2等。另外，在 图1中，半导体集成电路l的两侧配置有焊盘电极4，但并不局限于该位置， 也可配置于半导体集成电路1上。
接着，在半导体基板2的表面形成覆盖焊盘电极4的一部分或全部的钝 化膜5(例如通过CVD法形成的氮化硅膜)。在图1中，以覆盖焊盘电极 4的一部分的方式形成钝化膜5。
接着，在包含焊盘电极4的半导体基板2的表面上，经由环氧树脂、聚 酰亚胺(例如感光性聚酰亚胺)、抗蚀剂、丙烯等的粘接层6，粘合支承W 7。另外，在半导体集成电路1包含有感光元件、发光元件的情况下，由千 粘接层6成为自半导体集成电路1放射的光或射入半导体集成电路1的光的 通道，故优选由透明、且透光性能良好的材料构成。
支承体7可以是例如薄膜状的保护带，也可以是玻璃、石英、陶瓷、金 属等刚性基板，还可以由树脂构成。支承体7具有支承半导体基板2且保护 其元件表面的功能。另外，在半导体集成电路l包含感光元件、发光元件的 情况下，支承体7由透明或半透明的材料构成，具有透光性能。
接着，使用背面研磨装置(研磨机)对半导体基板2的背面进行研磨， 使半导体基板2的厚度变薄至规定厚度(例如lOOpm左右)。另外，该研磨 工序可以是蚀刻处理，也可以是研磨和蚀刻处理并用。而且，根据最终产品 的用途、规格、所准备的半导体基板2最初的厚度等，有时也不需要进行该 研磨工序。
接着，如图2所示，从半导体基板2的背面侧，仅对半导体基板2中对 应于焊盘电极4的规定区域，进行选择性蚀刻，且使第一绝缘膜3的一部分 露出。以下，该露出部分为开口部8。参照图3A、图3B对该半导体基板2的选择性蚀刻进行说明。图3A、 图3B为自半导体基板2侧看到的概略平面图，图2为对应于沿图3A、图 3B的A-A线的剖面图的图。
如图3A所示，可以将半导体基板2蚀刻为比支承体7的宽度窄、大致 长方形的形状。另外，如图3B所示，由于仅对形成焊盘电极4的区域进行 蚀刻，可使半导体基板2的外周成为凹凸状而构成。在后者中，半导体基板 2与支承体7的重叠面积大，半导体基板2残留至支承体7的外周附近。因 此，从提高支承体7相对半导体基板2的支承强度的观点看，优选后者的结 构。另外，才艮据后者的结构，由于可防止由于半导体基板2与支承体7的热 膨胀率的差异引起的支承体7的翘曲，故可防止半导体装置的断裂、剥离。 另外，也可以将半导体基板2设计成与图3A、图3B所示的平面形状不同的 形状。另外，如图3A所示，下面对将半导体基板2蚀刻时的制造工序进行 说明。
另外，在本实施方式中，以半导体基板2的横向宽度越向表面侧越拓宽 的方式，使半导体基板2的侧壁斜向蚀刻，但也可以以半导体基板2的宽度 保持一定、使其侧壁相对于支承体7的主面垂直的方式进行蚀刻。
接着，如图4及图5所示，利用CVD法、溅射法及其他成膜方法在半 导体基板2的背面上，以例如约1 ~ 2(im的膜厚形成由例如铝或金、银等金 属材料构成的电容电极9。另外，可以在所述半导体基板2的背面研磨后形 成电容电极9，然后，通过对电容电极9和半导体基板2双方进行选择性蚀 刻而形成开口部8。电容电极9如后述那样，构成电容16的一侧的电极，在 实际使用时，与半导体基板2固定为相同电位(通常为接地电位)。另外， 为了得到尽可能大的静电电容的电容元件，优选电容电极9的面积大。另夕卜， 图5是自图4的半导体基板2侧看到的平面图的概略图，图4是图5的沿 B-B线的剖面图。
接着，在包含开口部8内及电容电极9的半导体基板2的侧面及背面上 形成第二绝缘膜10。该第二绝缘膜10为例如利用等离子CVD法形成的硅 氧化膜或氮化硅膜。
接着，将未图示的抗蚀剂层作为掩模，如图6所示，进行第一绝缘膜3 及第二绝缘膜10的选择性蚀刻。通过该蚀刻，将自焊盘电极4的一部分上 至刻划线的区域形成的第一绝缘膜3及第二绝缘膜10选择性地去除，在开口部8的底部露出焊盘电极4的至少一部分。
接着，利用溅射法、镀敷法及其他成膜方法，形成作为配线层11的铝
(Al)、铜(Cu)等金属层。其后，将未图示的抗蚀剂层作为掩模对该金属 层进行蚀刻，如图7及图9所示，在焊盘电极4的一部分上及第二绝缘膜10 上，以例如lnm的膜厚形成配线层11。配线层11覆盖焊盘电极4及第二绝 缘膜IO、并沿半导体基板2的侧面及背面而形成，在从与半导体基板2的主 面的垂直方向看时，如图9所示，配线层11与电容电极9重叠。
另夕卜，优选电容电极9及配线层11由相同材料(例如铝)及相同方法
(例如賊射法)而形成。这是由于具有可使制造工序简单化、抑制制造成本 的4尤点。
接着，形成覆盖配线层11的未图示的电极连接层(例如镍层与金层的 层叠)。形成电极连接层是由于由铝等构成的配线层11与由焊料等构成的 导电端子13a、 13b、 13c难以接合，以及，为了防止导电端子13a、 13b、 13c 的材料流入配线层ll侧。另外，也可以在保护层12形成后形成该电极连接 层。接着，如图8所示，在半导体基板2的侧面及背面上形成由焊料保护剂 那样的保护材料构成的保护层12。
接着，使保护层12的规定区域(导电端子形成预定区域)开口，在该 开口内露出的电极连接层上对导电材料(例如焊料)进行丝网印刷，通过对 该导电材料进行热处理使其回流，如图8及图9所示，形成球状的导电端子 13a、 13b、 13c。导电端子13a为供给电源电压用端子，导电端子13b为供 给接地电压用端子，导电端子13c为与各种输入输出信号相关的端子。另外， 导电端子13a、 13b、 13c的形成方法并不限定于上述方法，也可以使用电解 镀敷法、或使用分配器将焊料等向规定区域涂布的所谓的分配法(涂布法) 等形成。这样，焊盘电极4经由配线层11与导电端子13a、 13b、 13c电连 接。
接着，沿着作为多个半导体装置边界的刻划线DL切断保护层12、支承 体7等，分割为各个半导体装置15。作为分割成各个半导体装置的方法有刻 划法、蚀刻法、激光切割法等。另外，支承体7可以与半导体基板2粘合在 一起而保持不变，也可以在分割成各个半导体装置15前后使其剥离。
通过以上的工序，完成芯片尺寸封装型半导体装置15。半导体装置15 经由导电端子13a、 13b、 13c安装于印刷基板等。另外，图9为自半导体基板2侧看到的半导体装置15的平面图的概略图，图8相当于沿图9的C-C 线的剖面图。
在第一实施方式的半导体装置15中，由于在半导体基板2的背面上以 电容电极9、第二绝缘膜10、配线层11的顺序进行层叠，故由它们形成电 容16。因此，例如将导电端子13a与电源电压VDD的供电端子连接、将导 电端子13b与接地电压GND的供电端子连接时，则自导电端子13a、 13b、 13c向内部浸入的电磁干扰或由晶体管的开关动作等引起的半导体集成电路 1内部产生的电磁干扰，通过电容16的充放电作用而被去除，防止半导体集 成电路1的误动作。
由于该电容16的静电电容与电容电极9和配线层11的重叠面积及第二 绝缘膜10 (电介质)的介电常数成正比，与第二绝缘膜10的厚度成反比， 故通过改变各参数可得到所希望的静电电容。
另外，由于电容16形成在半导体基板2的背面，因此，即使设置该电 容16也不需要对半导体基板2的表面上的布局做任何变更，不会使半导体 装置大型化。另外，由于可以将半导体装置15的背面的几乎整个面作为电 容16而使用，容易增大静电电容。因此，根据本实施方式的结构，能同时 实现半导体装置的小型化和电容元件的大容量化。
另外，电容16与半导体集成电路1在同一半导体芯片内形成，电容16 与半导体集成电路i之间的配线与使用外装的电容元件的情况相比短，实现
低阻抗化、低电感化，对于电磁干扰的去除具有良好的效果。具体地讲，通 过具备具有100pF-500pF左右的静电电容的电容16,而能够实现与安装有 具有O.OlpF的静电电容的外装电容元件半导体装置去除相同程度的电磁干 扰的效果。这样，与外装的一般的电容元件相比较，电容16的静电电容小， 但由于在同一半导体芯片内、且极其靠近半导体集成电路1而配置电容16, 故能够提高电磁干扰的去除效果。因此，根据具备电容16的结构，也可以 对应于需要晶体管高速的开关动作的装置等、高频(数百MHz以上的频率) 的容易产生电磁干扰的装置。
另外，在图8及图9中，自导电端子13b经由配线层11及焊盘电极4 向半导体基板2及电容电极9供给规定的电压(通常为接地电压)，但也可 以如图IO所示，在半导体基^反2的背面上形成与电容电极9直接连接的导 电端子17,自导电端子17向电容电极9及半导体基板2直接供给规定电压。根据该结构，由于导电端子17与电容电极9接触，因此，具有可减少自导 电端子17进入的电磁干扰的影响的利点。导电端子17在保护层12形成至 电容电4及9的开口部，并可通过与形成导电端子13a、 13b、 Bc的工序相同 的工序(丝网印刷法、镀敷法等)形成。接着，参照附图对本发明的第二实施方式进行说明。另外，对于与第一 实施方式相同的结构使用相同附图标记，省略其说明。第一实施方式的电容电极9仅在半导体基板2的背面上形成。与此相对， 在第二实施方式中，如图11所示，在半导体基板2的侧面及背面整体由电 容电极20覆盖，由电容电极20、第二绝缘膜IO及配线层11形成电容21。 根据该结构，由于具有不仅在半导体基板2的背面而且也在侧面侧形成的面 积，可相应地增加电容21的静电电容。进而，与第一实施方式的结构相比， 能够进一 步提高电^f兹干扰的去除效果。接着，参照附图对本发明的第三实施方式进行说明。另外，与上述实施 方式相同的结构使用相同标记，省略其说明。在第三实施方式中，如图12所示，自半导体基板2的背面至焊盘电极4 形成通孔30，在该通孔30内及半导体基板2的背面上形成势垒金属层31。 在该势垒金属层31上，形成由铝、铜等金属构成的配线层11。势垒金属层 31例如由钛(Ti)层、氮化钛(TiN)层、钽(Ta)层、氮化钽(TaN)、钨 化钛(TiW)层等金属材料构成，在通孔30的底部(半导体基板2的表面附 近部分)与焊盘电极4连接。进而，在半导体基板2的背面与第二绝缘膜IO之间，形成与半导体基 板2的背面接触的电容电极9，形成由电容电极9、第二绝缘膜IO、势垒金 属层31、配线层11构成的电容32。这样，可在所谓的贯通电极型半导体装 置中应用本发明，形成电容32。该贯通电极型半导体装置例如经以下工序制造准备经由半导体集成电 路1及第一绝缘膜3形成焊盘电极4的半导体基板2、在对应于焊盘电极4 的位置形成贯通半导体基板2的通孔30的工序；在半导体基板2的背面上 形成电容电极9的工序；形成覆盖该通孔30的内壁及半导体基板2的背面 的第二绝缘膜10的工序；去除通孔30底部的第二绝缘膜10的工序；其后 在通孔30内形成势垒金属层31的工序；在通孔30内及半导体基板2的背 面上例如由电解镀敷法形成由铝或铜等金属构成的配线层11的工序；形成保护层12及导电端子13a、 13b的工序。另外，上述工序是对本实施方式的 贯通电极型半导体装置制造工序的 一例的概况进行说明的，并不限定于此制 造工序，例如也可以在形成通孔30前形成电容电极9。接着，参照图13及图14对本发明第四实施方式进行说明。图14是从 半导体基板2侧看到的第四实施方式的半导体装置概略的平面图，图13是 相当于沿图14的D-D线的剖面图。另外，与上述实施方式相同的结构使用 相同标记，省略其i兌明。第四实施方式的半导体装置是在半导体基板2的背面上在第二绝缘膜 10上，配线层40以与电容电极9重叠的方式而形成。另外，以覆盖配线层 40及第二绝缘膜IO的方式，形成由硅氧化膜、氮化硅膜等构成的第三绝缘 膜41,在第三绝缘膜41上沿半导体基板2的侧面及背面形成有与焊盘电极 4连接的配线层42、 11。在第三绝缘膜41的一部分形成至配线层40的开口 部43 ，经由该开口部43使配线层40与配线层42连接。在第四实施方式的半导体装置中，由于在半导体基板2的背面上以电容 电极9、第二绝缘膜IO、配线层40的顺序层叠，故由它们形成电容44。因 此，例如将导电端子13a与电源电压VDD的供给端子连接，将导电端子13b 与接地电压GND的供给端子连接，自导电端子13a、 13b、 13c向内部浸入 的电磁干扰或由晶体管的开关动作等引起的半导体集成电路l内部产生的电 磁干扰，通过电容44的充放电作用而被去除，防止半导体集成电路1的误 动作。这样，对于半导体基板2背面上电容的结构可以考虑各种各样的变更。另外，本发明并不限定于上述实施方式，只要不超出其要旨的范围可进 行各种变更。例如，在上述实施方式中，对具有球状的导电端子的BGA(Ball Grid Array:球状网格阵列)型半导体装置进行了说明，但本发明也可以适 用于LGA (Land Grid Array:焊接区网格阵列)型及其他SCP (Chip Size Package:芯片尺寸封装)型半导体装置。本发明可广泛地适用于作为具有 电容元件的半导体装置。
权利要求
1.一种半导体装置，其特征在于，具备半导体基板；在所述半导体基板的表面形成的半导体集成电路；与所述半导体集成电路连接的焊盘电极；与所述半导体基板的背面接触而形成的电容电极；在所述半导体基板的侧面上及所述电容电极上形成的绝缘膜；与所述电容电极重叠形成于所述绝缘膜上、且与所述焊盘电极连接的配线层，由所述电容电极、所述绝缘膜、所述配线层形成电容。
2. 如权利要求1所述的半导体装置，其特征在于， 所述电容电极自所述半导体基板的背面上延伸到所述半导体基板的侧面上，所述绝缘膜形成在所述半导体基板的侧面上的所述电容电极上， 所述配线层形成在所述半导体基板的侧面上的所述绝缘膜上。
3. 如权利要求1所述的半导体装置，其特征在于， 所述半导体基板具有贯通所述半导体基板的通孔， 所述半导体基板的侧面包含所述通孔的内壁面。
4. 如权利要求1所述的半导体装置，其特征在于，在所述半导体基板 的背面上，具备经由所述配线层与所述焊盘电极电连接的第一导电端子和 与所述电容电极接触的第二导电端子。
5. 如权利要求1 4中任意一项所述的半导体装置，其特征在于，在所 述半导体基板上粘合有支承体。
全文摘要
本发明的目的在于提供一种半导体装置，其在同一半导体装置内具备电容元件，以实现装置整体的小型化，且与现有的半导体装置相比具备大静电电容的电容元件。该半导体装置在半导体基板(2)的表面上形成有半导体集成电路(1)及焊盘电极(4)。在半导体基板(2)的侧面及背面上形成第二绝缘膜(10)，在半导体基板(2)的背面与第二绝缘膜(10)之间形成有与半导体基板(2)的背面接触的电容电极(9)。第二绝缘膜(10)由与焊盘电极(4)电连接的配线层(11)覆盖，配线层(11)和电容电极(9)这两者经由第二绝缘膜(10)重叠。因此，由电容电极(9)、第二绝缘膜(10)及配线层(11)形成电容(16)。
文档编号H01L27/06GK101290934SQ20081009262
公开日2008年10月22日 申请日期2008年4月16日 优先权日2007年4月20日
发明者关嘉则, 内山久嘉, 堀越胜, 山田紘士, 石部真三, 篠木裕之, 野间崇 申请人:三洋电机株式会社;三洋半导体株式会社