Cmos结构和处理cmos结构的方法以及包括至少cmos电路的处理器的制作方法

专利名称：Cmos结构和处理cmos结构的方法以及包括至少cmos电路的处理器的制作方法
技术领域：
本发明涉及电子器件。具体而言，涉及具有包含高k介质的栅极介质 以及包含金属的栅极的CMOS结构。本发明还涉及调整阈值电压以适合高 性能操作的方法。
背景技术：
当今集成电路包括大量的器件。较小的器件以及缩小原则是提高性能 和降低成本的关键。随着FET (场效应晶体管)器件的按比例缩小，技术 变得更加复杂，需要改变器件结构以及新的制造方法以保持器件从一代到 下一代的希望的性能提高。微电子技术的主要材料是硅(Si),或更广泛 地，Si基材料。除其它的材料之外， 一种用于微电子技术的重要非Si基材 料是硅-锗(SiGe)合金。典型地，本公开的实施例中的器件是单晶、Si 基材料器件技术的一部分。
对于深亚微米器件，难以保持性能提高。因此，提高性能而不用按比 例缩小的方法越来越受关注。希望的途径为获得提高的栅极介质电容而不 必实际减薄栅极介质。该方法包括使用所谓的高k材料。这样的材料的介 电常数显著高于Si02， SK)2的介电常数约为3.9。高k材料可以物理上显 著地薄于氧化物，而仍然具有较低的等效氧化物厚度(EOT)的值。EOT 是本领域中公知的概念，其涉及这样的Si02层的厚度，其具有与讨论 的绝缘体层相同的单位面积电容。在当今的FET器件领域中，旨在EOT 小于2nm，优选小于lnm。
通过使用金属栅极同样可以提高器件性能。在邻近栅极绝缘体的多晶 珪中的耗尽区域变成了增加栅极到沟道之间电容的障碍。解决方案是使用 金属栅极。金属栅极还保证了沿器件的宽度方向的良好导电性，降低了栅
极的可能的RC延迟的危险。
高性能小FET器件需要精确控制阈值电压。随着操作电压减小，到 2V或小于2V,阈值电压必须同样下降，因此阈值的变化变得更不能忍受。 每个新部件，例如不同的栅极介质、或不同的栅极材料，都会影响阈值电 压。有时这样的影响对得到希望的阈值电压值是不利的。任何可以影响阈 值电压而对器件没有其它影响的技术都是有用的技术。当栅极绝缘体中存 在高k介质时， 一种这样的有用的技术是将栅极介质暴露到氧。将上述高 k材料暴露到氧，降低PFET阈值而增加NFET阈值。这种效应已被报道， 例如"2005 Symposium on VLSI Technology Digest of Technical Papers, Pg.230， by E.Cartier"。不幸的是，对于CMMOS电路，PFET和NFET 器件阈值电压同时移动，不能容易地产生在可接受的紧范围内的阈值。需 要这样的结构和技术，其中可以独立地调整一种类型的器件的阈值而不改 变另一种类型的器件的阈值。
在提高FET的性能时，常规方法为将拉伸或压缩应力施加到器件沟 道。优选使NFET器件沟道处于拉伸应力下，使PFET器件沟道处于压缩 应力下。希望结合高k材料和金属栅极的阈值调整特征与使器件沟道具有 应力。到现在为止，这样的结构及其制造技术还未见报道。

发明内容
考虑到讨论的困难，本发明的实施例公开了包括至少一个第 一类型 FET器件和至少一个第二类型FET器件的CMOS结构。所述第一类型 FET器件包括在Si基材料中的第一沟道、包含第一金属并还可以具有帽 层的第一栅极、包含第一高k介质的第一栅极绝缘体，其中所述第一高k 介质直捲接触所述帽层。所述第一类型FET器件还具有覆盖所述第一栅极 和至少部分的所述第一栅极的邻近区域的第一介质层。所述第一介质层和 所述第一沟道处于第 一应力状态，所述第 一介质层将所述第 一应力状态施 加到所述第一沟道上。所述第二类型FET器件包括在Si基材料中的第二 沟道、包括第二金属的第二栅极、以及具有第二高k介质的第二栅极绝缘
体。所述第二高k介质直接接触所述第二金属。所述第二类型FET器件还 具有覆盖所述笫二栅极以及至少部分的所述第二栅极的邻近区域的第二介 质层。所述第二^h质层和所述第二沟道处于第二应力状态，所述第二介质 层将所述第二应力状态施加到所述第二沟道上。所述第一和第二 FET器件 的饱和阈值的绝对值小于约0.4V。
本发明的实施例还公开了一种用于制造CMOS结构的方法。所述方法 包括这样制造第一类型FET器件形成包括第一高k介质的第一栅极绝缘 体，并且第一沟道在所述第一栅极绝缘体之下的Si基材料中。制造所述第 一类型FET器件还包括形成包括第一金属的第一栅极。使用第一介质层覆 盖所述第 一栅极和至少部分的所述第 一槺极的邻近区域，其中所述第 一介 质层处于第 一应力状态。所述第 一介质层将所述第 一应力状态施加到所述 第一沟道上。所述方法还包括这样制造第二类型FET器件形成包括第二 高k介质的第二栅极绝缘体、并且第二沟道在所述第二栅极绝缘体之下的 所述Si基材料中。制造所述第二类型FET器件还包括形成包括笫二金属 的第二栅极。所述第二高k介质直接接触所述第二金属。所述方法还包括 将所述第一类型FET器件和所述第二类型FET器件暴露到氧。所述氧到 达所述第二栅极绝缘体的所述第二高k介质，并调整所述第二类型FET 器件的阈值电压使其饱和阈值的绝对值小于约0.4V。同时，归因于所述第 一介质层，阻止了氧到达所述第一栅极绝缘体的所述第一高k介质，因此 所述第一类型FET器件的阈值电压保持不变，使得所述第一类型FET器 件的饱和阈值的绝对值同样小于约0.4V。


通过所附详细描述和附图，本发明的这些和其他特征将更加显而易见， 其中
图1示出了才艮据本发明的实施例的CMOS结构的示意性截面图，该 CMOS包括压缩或拉伸介质层、包含金属的栅极、以及高k介质； 图2示出了本发明的实施例的处理的初始阶段的示意性截面图3示出了本发明的实施例的处理的后续阶段的示意性截面图，其中 隔离物已被去除；
图4示出了本发明的实施例的处理阶段的示意性截面图，其中淀积了 具有应力并阻挡氧的介质层，并将该结构暴露到氧；以及
图5示出了包含根据本发明的实施例的至少一个CMOS电路的处理器 的,性;f见图。
具体实施例方式
应当理解，在电子领域中场效应晶体管(FET)是/^知的。FET的标 准部件为源极、漏极、源极与漏极之间的体、以及栅极。体通常是衬底的 一部分，并且其经常被称为衬底。栅极覆盖体并能够在源极与漏极之间的 体内产生导电沟道。在通常的术语中，沟道在体中。栅极通过栅极绝缘体 与体分离。存在两种类型的FET器件空穴导电类型，称为PFET，以及 电子导电类型，称为NFET。通常，PFET和NFET被连接为CMOS电路。 CMOS电路包含至少一个PFET和至少一个NFET器件。在制造，或处理 时，当在同 一 芯片上将NFET和PFET器件制造在一起时，是在进行CMOS 处理和CMOS结构的制造。
在FET操作中，固有的电属性是阈值电压。当源极与栅极之间的电压 超过阈值电压时，FET能够在源极和漏极之间输运电流。由于阈值电压是 器件的源极与栅极之间的电压差，通常NFET阈值电压是正值，而PFET 阈值电压是负值。典型地，在电子领域需要考虑两个阈值电压低电压阈 值、和饱和阈值。饱和阈值是当将高电压施加到源极与漏极之间时的阈值 电压，其低于低电压阈值。通常，在技术小型化的任何一点，较高性能器 件具有比消耗更多功率的较低性能的器件低的阈值。
随着FET器件缩放到更小的尺寸，设定阈值电压的常规方法，即调整 体和沟道掺杂，失去了效果。在确定小FET的阈值时，栅极材料的有效功 函数、以及栅极绝缘体特性成为了重要因素。这样的所谓的小FET具有典 型地长度小于50nm的栅极或栅极叠层，并且操作于小于约1.5V的范围。
该栅极叠层或栅极的长度被限定为在源极与漏极之间沿器件电流流动的方
向。对于小FET，技术正朝着使用金属栅极和用于栅极绝缘体的高k介质 的方向迈进。然而，从性能、或处理的观点来看，特定金属栅极与栅极绝 缘体中的特定的高k介质的最优化组合，并不会产生对NFET和PFET均 最优的阈值。
公知，将包括高k材料的栅极介质暴露到氧，可以导致器件阈值移动， 该阈值移动的方向与将栅极功函数移向P+珪功函数时的阈值移动方向相 同。这导致减小了 PFET器件阈值，也就是，使PFET器件阈值为较小的 负电压，并且增大了 NFET器件阈值，也就是，使NFET器件阈值为较大 的正电压。优选的，在相对低的温度下进行这样的氧暴露，同样优选，在 以后不出现高温处理。因此，这样的阈值移动操作将出现在器件制造的后 段，典型地，在激活源极和漏极之后。该要求意味着，必须当在制造工艺 中已经进行完基本上大部分的处理时例如栅极和栅极侧壁均已就位，并且 栅极绝缘体受到可能的各种材料的多个层的保护，在此时再暴露栅极介质 中的高k材料。然而，存在氧从环境到达栅极绝缘体的路径。该路径为通 过氧化物、Si02、基础材料、或直接地并且横向穿过高k材料本身。典型 地，氧化物是衬里的材料。衬里U本上保形淀积在所有结构之上，具体 而言在栅极和源^l/漏极区域之上，的薄绝缘层。在CMOS处理中，使用 衬里是标准实践。从调整器件阈值的角度，关注的特性是衬里是否可被氧 穿透。事实上，如以前提到的，在本领域中，公知由氧扩散穿过衬里而产 生的这样的阈值移动。在制造了源极和漏极之后，可以分离栅极绝缘体与 环境的附加的层，是所谓的偏移(offset)隔离物。如本领域中所公知，偏 移隔离物通常在栅极的侧面，对源^l/漏极扩展和晕圏注入的作用与常规隔 离物对源^L/漏极结的较深部分的作用相同。典型地，偏移隔离物可以同样 由氧化物制造。结果，如果将FET暴露到氧，当衬里和偏移隔离物覆盖栅 极时，氧可以在短时间内到达栅极绝缘体，即在几分钟或几小时内。然而， 在FET制造的任何给定的特定实施例中，在制造源^l/漏极之后还存在覆 盖栅极的更多的层或更少的层，但只要它们不阻挡氧，它们就不会成为通
过氧暴露调整阈值的障碍。
优选地，如果可以分别调整不同类型的器件的阈值，意味着，需要以 使一种类型器件的阔值移动而不影响其它类型的器件的阈值的方式来使用 阈值调整技术例如氧暴露。本发明的实施例教导了这样的选择性调整器件
阈值，使氧扩散到一种类型的FET的栅极介质而不影响其它类型的FET。 通过不允许氧穿透的介质层覆盖不受氧暴露影响的器件。这样的氧阻挡介 质层可以是氮化物(SiN)。在本发明的实施例中，氮化物层不仅仅用于 阻挡氧，而且使用使氮化物层处于应力状态的条件来淀积氮化物层，氮化 物层将该应力状态施加到FET的沟道上。在沟道中的该应力导致较高的器 件性能。在氧暴露之后，具有改变的阈值的器件同样接收主要用于提高其 性能的合适的应力介质层。
图1示出了才艮据本发明的实施例的CMOS结构的示意性截面图，该 CMOS结构包括压缩或拉伸介质层、包含栅极的金属、高k介质、以及适 宜于高性能的阈值。此外，图示的结构已^L暴露到氧，并最优化了两种器 件的阈值。
图1图示了形成CMOS结构的至少一个NFET和PFET器件的两个 器件，NFET和PFET。在图l以及下面的附图中，没有特别限定两个器 件中哪一个是nfet以及哪一个是pfet。本发明的实施例包括两种情况， 即对任一类型器件，NFET或PFET，通过氧暴露调整其阔值。因此，将 讨论第一类型和第二类型器件，应理解如果第一类型是NFET，那么第二 类型是PFET，反之亦然，如果第一类型是PFET，那么第二类型是NFET。
应该理解，除了本发明的实施例的部件，附图还示出了几个其它的部 件，因为其是FET器件的标准部件。器件体50是Si基材料，典型地是单 晶硅。在本发明的代表性实施例中，Si基材料体50基本上是硅。在本发 明的示例性实施例中，器件体50是衬底的一部分。衬底可以是电子领域中 公知的任何类型，例如，体、或绝缘体上硅(SOI)、完全耗尽的、或部 分耗尽的、鳍片(FIN)型、或任何其它的类型。同样，衬底，可以具有 各种导电类型的各种阱，位于围绕器件体的各种嵌套位置。附图仅示出了
电子芯片例如处理器的典型的一小部分，如波浪虚线边界所示出的。可以
通过本领域/z^的任何方法使器件彼此分离。附图示出了浅沟槽99隔离方 案，这是本领域中应用的典型的先进隔离技术。器件具有源极/漏极扩展 40、以;^珪化物化的源极和漏极41，并具有位于栅极叠层55、 56顶部的 硅化物42。如本领域的技术人员所了解的，这些部件全部具有其单独的特 性。因此，在本公开的附图中使用公共指示标号，这因为从本发明的实施 例的观点，这样的部件的单独的特性没有特别的意义。图l示出了已经基 本上完成了源极和漏极制造时的阶段。
器件具有标准侧壁偏移隔离物30、 31。偏移隔离物材料的重要程度仅 为，通过氧暴露来调整其阈值电压的第二类型的FET器件的偏移隔离物 31优选是氧可穿透的。在本领域中用于这样的隔离物的典型材料是氧化 物。典型地，在相同的处理步骤期间，并且使用相同的材料，制造第一类 型的FET器件的隔离物30和第二类型的FET器件的隔离物31。然而， 对于本发明的代表性实施例，偏移隔离物30， 31不是必需的，甚至可以根 本不采用，或者可以在结构完成之前去除。此外，可以存在保护层，以在 标准处理期间，例如光致抗蚀剂去除期间，阻止氧穿透。
器件还示出了本领域中公知的衬里22、 21。这样的衬里通常使用标准 CMOS处理。这样的村里的材料通常是氧化物，典型地，是二氧化硅 (Si02),但在某些情况下，为氮化物(SiN)。衬里的常规作用是在不同 处理步骤期间，特别是在蚀刻步骤期间，保护栅极。这样的衬里典型地具 有选择性蚀刻特性。第二衬里21的材料，典型地是Si02，允许氧扩散， 提供氧到达栅极介质。在衬里材料阻止氧扩散的情况下，例如，当衬里由 氮化物构成时，在氧处理之前去除村里。当氧到达栅极绝缘体ll时，其可 以使第二类型FET的阈值电压移动希望的、预定的量。
第一类型FET器件具有第一栅极绝缘体10，而第二类型FET器件具 有第二槺极绝缘体ll。两个栅极绝缘体包括高k介质。这样的高k介质可 以为ZrOz、 Hf02、 A1203、 HfSiO、 HfSiON、等等、和/或其混合物。如在 本领域中所公知的，高k栅极介质的共同特性是介电常数比标准氧化物
(SK)2)栅极绝缘体材料的更大，标准氧化物(Si02)的介电常数约为3.9。 在本发明的实施例中，第 一类型FET器件的栅极绝缘体10和第二类型FET 器件的栅极绝缘体11可以包括相同的高k材料，或它们可以具有不同的 高k材料。在本发明的典型实施例中，在两种栅极绝缘体IO、 11中存在 的公共的高k材料是Hf02。每个栅极绝缘体IO、 11，除了高k介质之夕卜， 同样还可以包括其组件。典型地，在本发明的实施例中，在高k介质层与 器件体50之间可以存在非常薄的(小于约lnm)化学淀积的氧化物。然 而，对第一或第二栅极绝缘体IO、 11，除了简单包含高k介质的结构外， 任何或所有内部结构、或缺省的任何结构，均在本发明的实施例的范围内。 在本发明的示例性实施例中，可以使用覆盖薄化学Si02层的Hf02作为栅 极绝缘体。
在本发明的典型实施例中，第一类型FET器件的栅极55和第二类型 FET器件的栅极56 (也称为栅极叠层)，是多层结构。它们通常包括处于 多晶或可能的非晶形式的硅部分58、59。栅极的顶部通常包括硅化物层42。 在确定器件阈值时，邻近、或接触栅极绝缘体10、 11的高k材料的栅极 55、 56的这些部分是最重要的。
以这样的方式处理第一类型FET器件，阻止氧到达栅极绝缘体10。 因此，通过栅极绝缘体10与邻近该绝缘体的栅极55中的层的相互作用来 设定第一类型FET器件的阈值。第一类型FET器件的栅极55包含至少金 属层70并包含所谓的帽层80 。金属层70可以选自公知的各种适宜的金属， 例3口 W、 Mo、 Mn、 Ta、 Ru、 Cr、 Ta、 Nb、 V、 Mn、 Re、或金属4匕合 物TaN、 TiN、 WN等等、和/或其混合物。可以通过帽层80调整栅极的 有效功函数。这样的帽层在本领域中是>^知的，例如V.Narayanan等在 IEEE VLSI Symposium p.224，(2006)， 以及 Guha 等在 AppLPhys丄ett.90，092902 (2007)中提出的。帽层80可以包含元素周期 表的IIA族和/或IIIB族的材料。在本发明的代表性实施例中，帽层80包 含镧(La)，其基于适宜的处理，可以产生希望的阈值。在本发明的一些 实施例中，栅极绝缘体10的高k材料直接接触帽层80，并且帽层80的相
反的一侧直接接触金属层70。然而，存在调整栅极有效功函数而不使用帽 层的方法，并且在本发明的可选的实施例中可以使用这样的方法。
本发明的典型实施例旨在高性能电路、芯片以及处理器。因此，FET 器件必须能够快速切换，并且传导大电流。这样的目标通过制造具有低阈 值的器件实现。对于NFET器件，为了获得低阈值，希望栅极的有效功函 数非常接近n型硅的功函数。相反，对于PFET器件，为了获得低阈值， 希望栅极的有效功函数非常接近p型硅的功函数。通过组合适宜地选择的 金属70与适宜的处理条件，例如使用帽80层，第一类型FET器件的阔值 可以被调整为包括高性能操作所需要的值的宽范围的值。
在本发明的代表性实施例中，第一类型FET器件可以是NFET，而栅 极的有效功函数可以与n型珪相同。饱和阈值电压将小于0.4V，优选的范 围在约0.1V到0.3V之间。如果第一类型FET器件是PFET，选择的饱和 阈值电压将大于-0.4V，优选的范围在约-0.1V到-0,3V之间。
第二类型FET器件通常不具有帽层，栅极的金属层71直接接触栅极 绝缘体11的高k材料。通过将栅极绝缘体11的高k材料暴露到氧完成笫 二类型FET器件的阈值的最终调整。在本发明的代表性实施例中，在氧暴 露之前，第二类型FET器件的阈值对应这样的值，该值为栅极具有约在硅
带隙中央处的有效功函数时的值。可以使用钨(w)作为栅极金属n、以
及HF02作为高k栅极介质11，来产生这样的所谓的中间带隙功函数类型 阈值。典型地，第二类型FET器件可以是PFET，并且氧暴露移动栅极的 有效功函数的阈值以变得更像p型硅。具有接近n+或p+Si的功函数的有效 值的这些功函数，通常称为带边功函数。PFET的饱和阔值电压将大于 -0.4V，优选的范围在约-0.1V到-(UV之间。如果第二类型FET器件是 NFET,通过栅极金属71和高k材料栅极绝缘体ll的不同组合，在栅极 绝缘体ll的高k材料的氧暴露之后，可以使饱和阈值小于约0.4V，优选 的范围在约0.1V到0.3V之间。
在本发明的一些示意性实施例中，第一栅极绝缘体10的高k材料和 第二栅极绝缘体ll的高k材料可以是相同的材料，例如地Hf02。同样，
在优选的实施例中，第一和第二类型FET器件具有的栅极金属70、 71可 以是相同类型的金属，例如W或TiN。
图l还示出了存在覆盖第一栅极55和第一栅极的邻近区域的至少一部 分的第一介质层60。术语邻近区域表示第一栅极被完全、或部分地包围， 并且邻近区域可以包括第一类型FET器件的源 漏极区域40、 41，以及 可能还包括隔离结构99、以及Si基材料50本身。在描述的制造阶段，还 存在覆盖笫二栅极56和至少部分的第二栅极的邻近区域的第二介质层61。 术语邻近区域表示第二栅极被完全、或部分地包围，并且邻近区域可以包 括第二类型FET器件的源^l/漏极区域40、 41,以及可能还包括隔离结构 99、以及Si基材料50本身。
两种介质层60、 61均可以处于应力状态，但优选符号相反。如果第一 介质层60处于压缩应力状态，那么第二介质层61优选处于拉伸应力状态。 并且，相反地，如果第一介质层60处于拉伸应力状态，那么第二介质层 61优选处于压缩应力状态。如本领域的技术人员所公知的，介质层60、 61 中的应力会施加应力到下面的结构。如本领域所>^知，沟道区域中的应力 状态与覆盖的介质层相同。因此，如果第一介质层60处于拉伸应力状态， 那么第一沟道44也处于拉伸应力状态，而如果第一介质层60处于压缩应 力状态，那么第一沟道44也处于压缩应力状态。第二介质层61和第二沟 道46具有同样的关系。通过使用具有应力的介质层在FET器件的沟道中 产生希望类型的应力在本领域中是公知的。参见，例如V.Chan等，"High speed 45nm gate length CMOSFETs integrated into a 90nm bulk technology incorporating strain engineering" IEDM Tech.Dig.，pp.77-80, 2003， 以及Yang， H.S， "Dual stress liner for high performance sub-45nm gate length SOI CMOS manufacturing" IEDM Tech.Dig.， pp. 1075-1078, 2004。
Si基材料中电荷输运特性为，如果NFET沟道处于拉伸应力下，或 PFET沟道处于压缩应力下，FET性能提高。在本发明的优选实施例中， 随后是该构图，也就是，使用具有压缩应力的介质层覆盖PFET，而使用
具有拉伸应力的^h质层覆盖NFET。
在本发明的示例性实施例中，第一介质层60和第二介质层61均是可 以被淀积为具有压缩应力或拉伸应力的氮化物(SiN)层。具有应力的氮 化物层的厚度通常在约30nm到约80nm之间。
应该理解，图l与所有其它附图一样，只是示意性的表示。如在本领 域中所7>知的，结构中的部件可以比在附图中存在的更多、或更少，但是 这些都不影响本发明的实施例的范围。
进一步的讨论和附图仅表示与产生图1的结构相关的那些处理步骤。 在本领域中，可以非常良好地构^^NFET、 PFET和CMOS的制造。应 该理解，本领域的技术人员公知，在这样的处理中包括大量的步骤，并且 每个步骤可以具有实际上无限的改变。还应该理解，公知的处理技术的整 个范围都可以用于制造本公开的器件结构，只详细给出了与本发明的实施 例相关的那些工艺步骤。
图2示出了处理阶段的示意性截面图，其中已经淀积了包括爿^共层的 各种层。通过使用本领域公知的处理步骤，第一和第二类型FET器件已经 到达了图示的制造阶段。栅极绝缘体IO、 11包括高k材料，栅极55、 56 具有适宜的金属层。通常利用帽层80,设定第一类型FET器件的阈值。 如本领域公知的，示出了隔离物65、 66作为用于源^漏极制造和珪化源 ^L/漏极41以及珪化栅极42的部件。典型地由氮化物制造隔离物65、 66。
器件的源^L/漏极40、 41已经经过了高热预算激活工艺。在CMOS处 理中，典型地在源^L/漏极制造期间达到最大温度预算，也就是温度和暴露 时间的组合。由于源极和漏极已被制造，因此对图2的结构已经进行了这 样高温制造步骤，该结构将不必暴露到更大的温度预算处理。从本发明的 实施例的角度看，暴露到高温预算意味着可与源^L/漏极制造中所使用的热 处理相比较的热处理。
图3示出了本发明的实施例的处理中的后续阶段的示意性截面图。在 标准CMOS制造中，隔离物65、 66在经过多个随后的处理步骤后将保持 在原来的位置。然而，在本发明的实施例中，将完成通过第二类型FET器
件的氧暴露的最终的阔值调整。第二类型FET器件的由氮化物构成的隔离 物66将阻挡氧穿透到栅极介质ll的高k材料。因此，必须去除第二类型 FET器件的隔离物。基本上，第一类型FET器件65的隔离物可以保持在 其原来的位置作为阻挡层以阻止氧穿透。然而，在本发明的实施例中，寻 求优选地具有适宜的应力的高性能器件。在本发明的代表性实施例中，保 护第一类型FET器件的栅极介质10、以及为更高性能提供应力的两种作 用被结合到一起。因此，通常两个隔离物65、 66均被去除。通过本领域中 /〉知的方法蚀刻，来实现该去除。例如，热磷酸，或甘油酸盐(glycerated) 緩冲的氢氟酸，为能够相对Si去除SiN的湿法化学。此外，可以使用各向 同性干法蚀刻，与SiN隔离物的蚀刻方法相似，去除隔离物。这些工艺相
对硅、氧化物以;^金属选择性地蚀刻氮化物，氮化物被蚀刻掉后可以在晶
片表面暴露材料。
图4示出了在本发明的实施例的处理阶段的示意性截面图，其中淀积 了具有应力、并阻挡氧的介质层，并将该结构暴露到氧。如本领域所/^p 的，在施加适宜的阻挡掩模之后，通过覆盖第一栅极55及第一栅极的邻近 区域的至少一部分的第一介质层60,来覆盖第一类型FET器件。术语邻 近区域表示第一栅极被完全、或部分地包围，并且邻近区域可以包括第一 类型FET器件的源^L/漏极区域40、 41,以及可能还包括隔离结构99、以 及Si基材料50本身。第一介质层60和第一沟道44处于第一应力状态， 第一介质层60将该第一应力状态施加到第一沟道44上。同样，将第一介 质层60选择为阻止氧穿透的阻挡层。在本发明的典型实施例中，第一介质 层60是氮化物(SiN)层。图4同样示出了氧暴露101的步骤。该暴露可 以通过炉或快速热退火在约200。C到350。C之间的低温下发生。氧暴露101 的持续时间可以从约2分钟到约150分钟的较宽的范围内变化。在暴露期 间，第一介质层60阻挡氧以避免氧穿透到第一栅极绝缘体10，但是氧能 够穿透到第二栅极绝缘体11。第二类型FET器件的阈值移动的量依赖于 氧暴露参数，主，赖于工序的温度和持续时间。在本发明的示例性实施 例中，这样选择阈值移动的量，以便最终阈值适合高性能操作，其中典型
地，饱和阈值的绝对值小于约0.4V。
在氧暴露步骤之后，使用处于第二应力状态的第二介质层61覆盖第二 类型FET，该第二应力状态被施加到第二沟道46上。第二介质层61的第 二应力状态优选地与第一介质层60的第一应力状态的符号相反。在本发明 的示例性实施例中，第二介质层61是氮化物(SiN)层。美国专利申请 11/682,554， 2007年6月3日提交，题目为"Enhanced Transistor Performance by Non漏Conformal Stressed Layers",详细讨论了采用SiN的 应力介质层及其实施，将其并入到这里作为参考。保持第二介质层61在其 原来的位置，得到图1中显示和参考图l讨论的结构。
电路结构以及其布线，可以用本领域的技术人员所公知的标准步骤完成。
图5示出了包含根据本发明的实施例的至少一个CMOS电路的处理器 的象征性视图。如图l-4所描述的，这样的处理器卯O具有至少一个芯片 卯l，该芯片901包含至少一个电路结构100,该电路结构100包含具有高 k栅极介质、包括金属的栅极、栅极中的一个的可能的帽层、以及覆盖 NMOS和PMOS器件的应力介质层的至少一个NFET和至少一个PFET。 为了高性能，最优化了 FET的饱和阈值。处理器900是可以受益于本发明 的任何的处理器，其在低功率下具有高性能。使用公开的结构的实施例制 造的处理器的代表性实施例是典型的计算机的中央处理综合体中的数 字处理器；典型地通讯设备中的混合数字/模拟处理器；以及其它处理器。
在上述说明中，参考特定的实施例描述了本发明。然而，本领域的技 术人员应了解，可以做出各种修改和改变而没不背离在下列权利要求中所 阐明的本发明的范围。因此，说明书和附图是解释性的而不是限制性的， 并且旨在在本发明的范围内包括所有这样的修改。
根据特定的实施例，在上面描述了有益效果、其它优点、以及问题的 解决方案。然而，有益效果、优点、问题的解决方案、以及会使得任何的 有益效果、优点、或解决方案出现或变得更明显的任何部件并没有净皮构建 为任一或所有权利要求的关键、必需的、或必要的特征或部件。
根据上述教导，本发明的很多修改和变化是可能的，并对于本领域的 技术人员是显而易见的。通过所附权利要求限定本发明的范围。
权利要求
1.一种CMOS结构，包括至少一个第一类型FET器件，所述第一类型FET包括第一沟道，在Si基材料中；第一栅极，包括第一金属；第一栅极绝缘体，包括第一高k介质；第一介质层，覆盖所述第一栅极和至少部分的所述第一栅极的邻近区域，其中所述第一介质层和所述第一沟道处于第一应力状态，其中所述第一介质层将所述第一应力状态施加到所述第一沟道上；至少一个第二类型FET器件，所述第二类型FET包括第二沟道，在所述Si基材料中；第二栅极，包括第二金属；第二栅极绝缘体，包括第二高k介质，其中所述第二高k介质层直接接触所述第二金属；第二介质层，覆盖所述第二栅极和至少部分的所述第二栅极的邻近区域，其中所述第二介质层和所述第二沟道处于第二应力状态，其中所述笫二介质层将所述第二应力状态施加到所述第二沟道上；以及其中所述第一和第二FET器件的饱和阈值的绝对值小于约0.4V。
2. 根据权利要求1的CMOS结构，其中所述第一类型FET器件是 PFET器件，以及所述第二类型FET器件是NFET器件。
3. 根据权利要求1的CMOS结构，其中所述第一类型FET器件是 NFET器件，以及所述第二类型FET器件是PFET器件。
4. 根据权利要求1的CMOS结构，其中所述第一应力状态是压缩应 力，以及所述第二应力状态是拉伸应力。
5. 根据权利要求1的CMOS结构，其中所述第一应力状态是拉伸应 力，以及所述第二应力状态是压缩应力。
6. 根据权利要求1的CMOS结构，其中所述第一高k介质和所述第 二高k介质是相同的材料。
7. 根据权利要求1的CMOS结构，其中所述第一高k介质和所述第 二高k介质均由Hf02构成。
8. 根据权利要求1的CMOS结构，其中所述第一介质层和所述第二 介质层均由SiN构成。
9. 根据权利要求1的CMOS结枸，其中所述第一栅极还包括帽层， 并且其中所述第一高k介质直接接触所述帽层。
10. 根据权利要求1的CMOS结构，其中所述第一和所述第二 FET 器件的所述饱和阈值的所述绝对值在约0.1V到0.3V之间。
11. 一种处理CMOS结构的方法，包括以下步骤 在第一类型FET器件中，形成包括第一高k介质的第一栅极绝缘体，其中第一沟道在所述第一栅极绝缘体之下，其中所述第一沟道在Si基材料 中，还形成包括第一金属的第一栅极；使用第一介质层覆盖所述第一栅极和至少部分的所述第一栅极的邻近 区域，其中所述第一介质层处于第一应力状态，所述第一介质层将所述第 一应力状态施加到所述第 一沟道上；在第二类型FET器件中，形成包括第二高k介质的第二栅极绝缘体， 其中第二沟道在所述第二栅极绝缘体之下，其中所述第二沟道在Si基材料 中，还形成包括第二金属的第二栅极，其中所述第二高k介质直捲接触所 述笫二金属；以及将所述第一类型FET器件和所述第二类型FET器件暴露到氧，其中 氧到达所述第二栅极绝缘体的所述第二高k介质，并将所述第二类型FET 器件的饱和阈值电压的绝对值调整小于约0.4V，而归因于所述第一介质 层，阻止了氧到达所述笫一栅极绝缘体的所述第一高k介质，因此所述第 一类型FET器件的阈值电压保持不变。
12. 根据权利要求11的方法，其中将所述第一类型FET器件选择为 PFET器件，并将所述第二类型FET器件选择为NFET器件。
13. 根据权利要求11的方法，其中将所述第一类型FET器件选择为NFET器件，并将所述第二类型FET器件选择为PFET器件。
14. 根据权利要求11的方法，其中将所述笫一高k介质和所述第二高 k介质选择为具有相同的材料。
15. 根据权利要求11的方法，其中将所述第一高k介质和所述第二高 k介质均选择为Hf02。
16. 根据权利要求11的方法，还包括形成所述第一栅极以包括帽层，并以所述第一高k介质直M触所述 帽层的方式来形成所述帽层。
17. 根据权利要求ll的方法，还包括使用第二介质层覆盖所述第二栅极和至少部分的所述第二栅极的邻近 区域，其中所述第二介质层处于第二应力状态，并且所述第二介质层将所 述第二应力状态施加到所述第二沟道上。
18. 根据权利要求17的方法，其中将所述第一介质层和所述第二介质 层均选择为SiN。
19. 根据权利要求17的方法，其中将所述第一应力状态选择为压缩的， 并将所述第二应力状态选择为拉伸的。
20. 根据权利要求17的方法，其中将所述第 一应力状态选择为拉伸的， 并将所述第二应力状态选择为压缩的。
21. 才艮据权利要求ll的方法，还包括将所述第一和所述笫二 FET器件的饱和阈值的绝对值调整为在约 0.1V到约0.3V之间。
22. —种包括至少一个CMOS电路的处理器，所述CMOS还包括 至少一个第一类型FET器件，所述第一类型FET包括第一沟道，在Si基材料中； 笫一栅极，包括第一金属； 笫一栅极绝缘体，包括第一高k介质；笫一介质层，覆盖所述第一栅极和至少部分的所述第一栅极的邻 近区域，其中所述第一介质层和所述第一沟道处于第一应力状态，其中所述第 一介质层将所述第 一应力状态施加到所述第 一沟道上； 至少一个第二类型FET器件，所述第二类型FET包括 第二沟道，在Si基材料中； 第二栅极，包括第二金属；第二栅极绝缘体，包括第二高k介质,其中所述第二高k介质层 直接接触所述第二金属；第二介质层，覆盖所述第二栅极和至少部分的所述第二栅极的邻 近区域，其中所述第二介质层和所述第二沟道处于第二应力状态，其中所 述第二介质层将所述第二应力状态施加到所述第二沟道上；以及 其中所述第一和第二 FET器件的饱和阈值的绝对值小于约0.4V。
全文摘要
本发明涉及CMOS结构和处理CMOS结构的方法以及包括至少CMOS电路的处理器。公开了一种CMOS结构，其中两种类型的FET器件均具有包含高k介质的栅极绝缘体、以及包含金属的栅极。单独调整所述两种类型的器件的阈值。对于一种类型的器件，通过将所述高k介质暴露到氧来设定其阈值。在氧暴露期间，使用应力介质层覆盖另一种类型的器件，所述应力层还会阻止氧穿透到另一种类型的器件的高k栅极介质。还通过将NFET和PFET器件两者的所述栅极的有效功函数调整为接近带边值来进一步提高所述CMOS结构的高性能。
文档编号H01L27/092GK101364599SQ20081012807
公开日2009年2月11日 申请日期2008年7月29日 优先权日2007年8月7日
发明者B·B·多里斯, B·P·林德, E·A·卡蒂尔, M·L·斯特恩, M·T·罗布森, V·帕鲁许里, V·纳拉亚南, 郢 张 申请人:国际商业机器公司