半导体器件及其制造方法

专利名称：半导体器件及其制造方法
技术领域：
本发明整体涉及半导体器件及其制造方法，更具体地说，涉及
需要使用绝缘体上硅(SOI)基板的电容器的半导体器件。
背景技术：
一般而言，半导体器件集成在硅晶片上。在用于半导体器件的 硅晶片中，在半导体器件操作时，并非使用整个硅层而是仅使用距硅 层顶面几微米的有限区域。然而，除了距硅晶片顶面的预定厚度的有 限区域以外的剩余部分在半导体器件操作期间会不必要地消耗功率。 因此，半导体器件的总功耗增加，具体地说，半导体器件的操作速度 降低。
为了克服硅晶片的上述缺点，已经提出了这样一种SOI晶片，
其包括位于硅基板上几微米处的绝缘层及硅晶体层。与形成于传统硅
晶片上的半导体器件相比，据报导，形成于SOI晶片上的半导体器
件能以更高的速度并且在更低的电压条件下操作。
在下文中，描述形成于SOI晶片上的传统半导体器件。
形成于SOI晶片上的半导体器件包括SOI基板，该SOI基板包
括位于底部的下部硅基板、上面形成有栅极的上部硅层、以及形成于 下部硅基板与上部硅层之间的氧化物层。具有栅极的晶体管形成于
SOI基板上，源极/漏极在基板中位于栅极的两侧。 一般而言，栅极
具有包括栅极绝缘膜、栅极导电膜及硬掩模膜的叠层结构。间隔物形 成于栅极的两个侧壁上。
具有由源极、漏极及SOI基板的埋入式氧化物层围绕的浮体的 浮体(floating body， FB)晶体管存储由于热载流子的生成而产生的 空穴，作为与传输至浮体中的数据对应的电荷。也就是说，FB晶体 管可具有存储电荷的MOS电容器功能以及切换电流的MOS晶体管功能。当FB晶体管用于半导体存储器件的单位晶胞(unit cell)中 时，FB晶体管可存储并传输数据而无需额外电容器，以前需要这种 额外电容器以将数据存储在DRAM的单位晶胞中。结果，有可能将 半导体存储器件的单位晶胞的大小减小至6F2及4F2。
由于DRAM周期性地执行刷新操作，尽管浮体中能存储的空穴 的量不大，但FB晶体管可用于DRAM中以提高DRAM的集成度。 然而，由FB晶体管控制的电流不足以进行高速操作。因此，如果FB 晶体管应用于在低电压高速度条件下操作的半导体器件(诸如，特定 用途集成电路(ASIC)或合并存储逻辑(MML)电路)中，则在没 有额外电容器来移除在高速操作时出现的噪声的情况下，在高速条件 下不能保证器件的性能。
最近提出的半导体器件包括MOS电容器，这是因为制造在小面 积中具有大电容的器件是容易的。用于高度集成的半导体器件中的 MOS电容器可以与电力线连接，该电力线根据用途不同而供应不同 的功率电平。另外，为了具有足够的电容，MOS电容器根据不同的 功率电平而具有不同厚度的栅极氧化物膜。举例而言，在电容器与使 用高电压的电源相连的情况下，MOS电容器中栅极氧化物膜的厚度 形成为比一般MOS电容器中的厚度大。
然而，根据MOS电容器的用途对应于从电源供应的不同功率电 平来调整栅极氧化物膜的厚度是困难且复杂的。结果，在通过复杂工 序形成的栅极氧化物膜具有不同厚度的情况下，确保可靠性是困难 的。
此外，如果半导体器件中的一些MOS电容器根据不同功率电平 来制造，则每个MOS电容器必须彼此充分地去耦，并且与每个电源 充分地去耦。为实现这种充分的去耦，即，确保相邻MOS电容器之 间的距离，需要大的面积。然而，由于为了增加净晶粒而导致设计规 则减小，因此在加宽每个半导体器件的面积方面受到限制。

发明内容
本发明的各个实施例旨在提供一种半导体器件及其制造方法，所述制造方法包括形成与SOI晶片的下部硅层中的阱连接的接触件， 以及在SOI晶片的上部硅层中离子植入高浓度的杂质。所述下部硅 层中的阱用作底部电极，植入了杂质的上部硅层用作顶部电极。
根据本发明的一个实施例，绝缘体上硅结构包括第一硅层和第 二硅层以及埋于所述第一硅层与所述第二硅层之间的绝缘层，在所述 绝缘体上硅结构上形成的半导体器件可包括电容器，所述电容器包括 形成于所述第一硅层的掺杂区中的一个电极、以及形成于所述第二硅 层的阱区中的另一电极。
所述半导体器件还可以包括晶体管，所述晶体管包括形成于所 述第一硅层的有源区上的栅极、以及在所述有源区中形成于所述栅极 两侧的源极和漏极。所述半导体器件可包括隔离层，所述隔离层形成 于所述第一硅层被移除处的沟槽中，用于限定所述有源区。
所述半导体器件还可以包括第一接触件，其用于连接所述一 个电极与导线；以及第二接触件，其具有狭缝的形状，用于连接所述
另一电极与另一导线。所述半导体器件还可以包括插塞，所述插塞形 成于所述阱区中，用于减小所述另一电极与所述第二接触件之间的接 触电阻。
所述阱区可以是P型离子掺杂的，所述插塞可以是P+型离子掺 杂的，所述掺杂区可以是N+型离子惨杂的。所述阱区可以是N型 离子掺杂的，所述插塞可以是N+型离子掺杂的，所述掺杂区可以是 P+型离子掺杂的。
一种制造半导体器件的方法可包括制备具有绝缘体上硅结构 的晶片，所述绝缘体上硅结构包括第一硅层及第二硅层以及埋于所述 第一硅层与所述第二硅层之间的绝缘层，其中所述第二硅层包括作为 电容器的第一电极的阱区；以及对所述第一硅层执行离子植入以形成
电容器的第二电极。
所述方法还可以包括在所述第一硅层被移除处的沟槽中形成用 于限定有源区的隔离层。此外，所述方法还可以包括在所述有源区 上形成栅极；以及执行离子植入以在所述有源区中在所述栅极的两侧 形成漏极及源极。所述方法还可以包括在所述第一硅层上形成介入绝缘层
(intervening insulation layer);在所述第二硅层的阱区上形成穿过 所述介入绝缘层及所述绝缘层的第一接触件；以及在所述第二电极上 形成穿过所述介入绝缘层的第二接触件。
形成第一接触件的步骤可包括蚀刻所述介入绝缘层及所述绝 缘层，以形成使所述阱区的局部部分露出的狭缝型第一接触孔；对所 述阱区的所述局部部分执行离子植入以形成插塞；以及在所述第一接 触孔中填充导电材料。
形成第二接触件的步骤可包括蚀刻所述介入绝缘层，以形成
使所述第二电极的局部部分露出的第二接触孔；对所述第二电极执行 离子植入；以及在所述第二接触孔中填充导电材料。所述方法还包括 在所述介入绝缘层上形成将所述第一接触件与所述第二接触件连接 的金属线。
根据本发明的一个实施例，在包括绝缘体上硅结构的基板上形 成的半导体器件可包括电容器及晶体管，其中所述电容器的一个电极 与所述晶体管的源极及漏极位于同一高度处，所述电容器的另一电极 位于比所述晶体管的源极及漏极低的高度处。
所述电容器的所述一个电极可通过对所述基板中的绝缘层上的 硅层的局部部分执行离子植入而形成，所述电容器的所述另一电极可 为所述基板中的绝缘层下的另一硅层的阱区。
所述半导体器件还可以包括接触件，所述接触件穿过所述基板 的绝缘层与所述电容器的所述另一电极连接，用于将所述电容器与导 线连接。所述半导体器件还可以包括插塞，所述插塞形成于所述另一 硅层的阱区中，用于减小所述另一电极与所述接触件之间的结电阻， 其中所述插塞的掺杂剂离子浓度高于所述阱区高的掺杂剂离子浓度。
根据本发明的一个实施例， 一种制造半导体器件的方法可包括 对包括绝缘体上硅结构的基板中的有源区执行离子植入，从而形成电 容器的一个电极以及晶体管的源极和漏极。
所述方法还可以包括在晶体管区的有源区的中心形成栅极； 以及形成穿过所述基板的绝缘层与电容器的另一电极连接的接触件，其中电容器的所述另一电极为所述绝缘层下的硅层的阱区。


图la至图lb为示出根据本发明实施例的半导体器件的剖视图。 图2a至图2g为示出制造图1所示半导体器件的方法的剖视图。
具体实施例方式
图la至图lb为示出根据本发明实施例的半导体器件的剖视图。 图la示出沿着图lb的Y-Y'截取的形成于SOI晶片上的半导体器件 的布局图。图lb示出沿着图la的X-X'截取的剖视图。
参照图lb，在SOI晶片上限定有电容器区I及晶体管区II， SOI 晶片包括第一硅层100、埋入式氧化物层110及第二硅层(未示出)。
每个有源区120a经由器件隔离膜135而限定于电容器区I及晶 体管区II中，在器件隔离膜135处，第二硅层被移除。栅电极140 形成于晶体管区II的有源区120a上且位于有源区120a中间。 -
在半导体器件中，将n+杂质离子植入电容器区I的有源区120a 中，从而获得用作电容器顶部电极的n+导电接面区143。将n+杂质 离子植入栅电极140的两侧，从而在晶体管区II的有源区120a中获 得晶体管的源极/漏极区145。
将形成于第一硅层IOO中的整个P阱区用作电容器的底部电极。 形成于P阱区中的p+导电接面区160为用于降低与接触件之间的结 电阻的插塞。
半导体器件还包括导线190，其用于将晶体管及电容器与其它 器件及电路连接；第一接触件155，其用于连接导线190与作为电容 器底部电极的p+导电接面区；第三接触件180，其用于连接导线与 作为电容器顶部电极的n+导电接面区143;以及第二接触件170，其 用于连接导线190与晶体管的源极/漏极区。
第一接触件155为狭缝类型，以便在提高半导体器件的集成度 的同时降低结电阻。
参照图la，与电容器的底部电极连接的第一接触件155设置为远离与电容器的顶部电极连接的第三接触件180。然而，由于这只对
应于一个实施例，因此第一接触件155可形成为邻近第三接触件180。 第一接触件155可设置在作为电容器底部电极的第一硅层100的p 阱区上。
虽然图la至图lb是参照电容器位于NMOS周围的实施例而描 述的，但在电容器位于PMOS周围的情况下可形成相同的布局。
图2a至图2g为示出制造图la至图lb所示半导体器件的方法 的剖视图。
参照图2a，在p阱区的第一硅层100上形成埋入式氧化物层110， 该埋入式氧化物层为绝缘层。在埋入式氧化物层110上形成第二硅层 120以获得SOI晶片。
参照图2b，在第二硅层120上形成限定有源区120a的第一光阻 图案130。用第一光阻图案130作为掩模来蚀刻第二硅层120以形成 器件隔离沟槽133。
在限定为电容器区I的区中，形成电容器的顶部电极。在限定 为晶体管区II的区中，形成晶体管。
参照图2c，在形成器件隔离沟槽133之后，移除第一光阻图案
130。
填埋器件隔离沟槽133以形成限定有源区120a的器件隔离膜
135。
在晶体管区II的第二硅层120的有源区120a上形成栅电极140。 用栅电极140作为阻挡件来植入n+杂质离子，以便在栅电极140的 两侧形成源极/漏极区145。在形成源极/漏极区145的植入工序期间， 同时对电容器区I的有源区120a执行植入工序，以形成n+导电接面 区143。
栅电极140具有包括栅极绝缘膜、栅极导电层与栅极硬掩模层 的沉积结构。
参照图2d，在包括栅电极140在内的所得结构上形成层间绝缘 膜150。
蚀刻层间绝缘膜150、器件隔离膜135及埋入式氧化物层110，以在晶体管区II中形成使第一硅层100露出的第一接触孔(未示出)。 第一接触孔(未示出)为狭缝类型。
在从第一接触孔(未示出)露出的第一硅层100中离子植入？+
杂质以形成p+导电接面区160。 p+导电接面区160为通过植入高浓 度杂质而获得的插塞，以便减小第一硅层100与金属线之间的接触电 阻。
填埋第一接触孔(未示出)以形成第一接触件155。 第一接触件155形成于用作电容器底部电极的第一硅层100的P
阱区上，第一接触件的位置可根据半导体器件的设计而改变。
参照图2e，蚀刻在位于栅电极140两侧的源极/漏极区145上形
成的层间绝缘膜150，以形成使源极/漏极区145露出的第二接触孔 (未示出)。为了晶体管的稳定操作，第二接触孔(未示出)与栅电
极140分开。
填埋第二接触孔(未示出)以形成与源极/漏极区145连接的第 二接触件170。
参照图2f，蚀刻电容器区I的层间绝缘膜150，以形成使有源区 120 (即，作为电容器顶部电极的n+导电接面区143)露出的第三接 触孔175。
形成第二光阻图案177，该第二光阻图案177使第三接触孔175 以及层间绝缘膜150的与第三接触孔175邻近的部分露出。
用第二光阻图案177作为阻挡件来执行另一植'入工序，以增加 用作电容器顶部电极的n+导电接面区143的n+杂质离子浓度，从而 增加与晶体管的源极/漏极区145的n+杂质离子浓度的浓度差异。
参照图2g，填埋第三接触孔175以形成与电容器的顶部电极连 接的第三接触件180。
在包括第一接触件155、第二接触件170及第三接触件180在内 的层间绝缘膜150上形成金属层(未示出)。
将金属层(未示出)图案化，以形成分别与第一接触件155、第 二接触件170及第三接触件180连接的金属线190。
在本发明的实施例中，当制造SOI晶片中的半导体器件时，改变了传统方法及结构。换句话说，可以将位于埋入式氧化物层底部的 硅层的阱用作晶体管的底部电极，可蚀刻埋入式氧化物层以形成与该 阱连接的接触件。此外，可将高浓度的杂质植入位于埋入式氧化物层 顶部的第二硅层中，该第二硅层可用作电容器的顶部电极。结果，能 获得使用SOI晶片结构的电容器。
埋入式氧化物层可以是SOI晶片中所包括的绝缘层，并且通常 形成为比普通栅极氧化物膜厚。当高电压施加至电容器的一侧时，能
确保优于传统MOS电容器的稳定操作。虽然晶体管示出为具有图la 及图lb实施例中的电容器，但当两个第二接触件170与晶体管的源 极/漏极区145连接时，晶体管可作为MOS电容器操作。
如上所述，根据本发明的一个实施例，在用于制造SOI器件的 方法中，可形成与位于埋入式氧化物层底部的下部硅层的阱连接的接 触件，且将该接触件用作电容器的底部电极，并且可将高浓度的杂质 离子植入上部硅层中，以形成用作电容器顶部电极的接触件。结果， 电容器即使在高电压下仍能稳定地操作。
本发明的上述实施例是示例性的而非限制性的。各种替代及等 同的方式都是可行的。本发明并不限于本文所述的沉积、蚀刻、抛光、 图案化步骤的类型。本发明也不限于任何特定类型的半导体器件。举 例来说，本发明可以用于动态随机存取存储(DRAM)器件或非易失 性存储器件。对本发明内容所作的其它增加、删减或修改落入所附权 利要求书的范围内。
本申请要求2008年3月13日提交的韩国专利申请No. 10-2008-0023546的优先权，该韩国专利申请的全部内容以引用的方 式并入本文。
权利要求
1. 一种在绝缘体上硅结构上形成的半导体器件，所述绝缘体上硅结构包括第一硅层和第二硅层以及埋于所述第一硅层与所述第二硅层之间的绝缘层，所述半导体器件包括电容器，所述电容器包括形成于所述第一硅层的掺杂区中的第一电极、以及形成于所述第二硅层的阱区中的第二电极。
2. 根据权利要求1所述的半导体器件，还包括晶体管，所述晶体管包括形成于所述第一硅层的有源区上的栅极、以及在所述有源区 中形成于所述栅极两侧的源极和漏极。
3. 根据权利要求2所述的半导体器件，还包括隔离层，所述隔 离层形成于所述第一硅层被移除处的沟槽中，用于限定所述有源区。
4. 根据权利要求1所述的半导体器件，还包括 第一接触件，其用于连接所述第一电极与第一导线；以及 第二接触件，其具有狭缝的形状，用于连接所述第二电极与第二导线。
5. 根据权利要求4所述的半导体器件，还包括插塞，所述插塞 形成于所述阱区中，用于减小所述第二电极与所述第二接触件之间的 接触电阻。
6. 根据权利要求l所述的半导体器件，其中， 所述阱区是P型离子掺杂的，所述插塞是P+型离子掺杂的，所述掺杂区是N+型离子掺杂的。
7. 根据权利要求1所述的半导体器件，其中， 所述阱区是N型离子掺杂的，所述插塞是N+型离子掺杂的，所述掺杂区是P+型离子掺杂的。
8. —种制造半导体器件的方法，包括制备具有绝缘体上硅结构的晶片，所述绝缘体上硅结构包括第 一硅层和第二硅层以及埋于所述第一硅层与所述第二硅层之间的绝 缘层，所述第二硅层包括作为电容器的第一电极的阱区；以及对所述第一硅层执行离子植入以形成所述电容器的第二电极。
9. 根据权利要求8所述的方法，还包括-在所述第一硅层被移除处的沟槽中形成用于限定所述有源区的 隔离层。
10. 根据权利要求9所述的方法，还包括 在所述有源区上形成栅极；以及执行离子植入以在所述有源区中在所述栅极的两侧形成漏极及 源极。
11. 根据权利要求8所述的方法，还包括 在所述第一硅层上形成介入绝缘层；在所述第二硅层的阱区上形成穿过所述介入绝缘层及所述绝缘层的第一接触件；以及在所述第二电极上形成穿过所述介入绝缘层的第二接触件。
12. 根据权利要求11所述的方法，其中， 形成所述第一接触件的步骤包括蚀刻所述介入绝缘层及所述绝缘层，以形成使所述阱区的局部部分露出的狭缝型第一接触孔；对所述阱区的所述局部部分执行离子植入以形成插塞；以及 在所述第一接触孔中填充导电材料。
13. 根据权利要求11所述的方法，其中， 形成所述第二接触件的步骤包括蚀刻所述介入绝缘层，以形成使所述第二电极的局部部分露出 的第二接触孔；对所述第二电极执行离子植入；以及在所述第二接触孔中填充导电材料。
14. 根据权利要求11所述的方法，还包括在所述介入绝缘层上形成将所述第一接触件与所述第二接触件 连接的金属线。
15. —种在包括绝缘体上硅结构的基板上形成的半导体器件， 所述半导体器件包括电容器及晶体管，其中所述电容器的第一电极与 所述晶体管的源极及漏极位于同一高度处，所述电容器的第二电极位 于比所述晶体管的源极及漏极低的高度处。 二
16. 根据权利要求15所述的半导体器件，其中，所述电容器的第一电极包括在所述基板中的绝缘层上的第一硅 层的被离子植入的局部部分，所述电容器的第二电极为在所述基板中 的绝缘层下的第二硅层的阱区。
17. 根据权利要求16所述的半导体器件，还包括接触件，所述 接触件穿过所述基板的绝缘层与所述电容器的第二电极连接，用于将 所述电容器与导线连接。
18. 根据权利要求17所述的半导体器件，还包括插塞，所述插 塞形成于所述第二硅层的阱区中，用于减小所述第二电极与所述接触 件之间的结电阻，所述插塞的掺杂剂离子浓度高于所述阱区的掺杂剂 离子浓度。
19. 一种制造半导体器件的方法，包括对包括绝缘体上硅结构的基板中的有源区执行离子植入，从而 形成电容器的第一电极以及晶体管的源极和漏极。
20.根据权利要求19所述的方法，还包括 在晶体管区中在所述有源区的中心形成栅极；以及 形成穿过所述基板的绝缘层与所述电容器的第二电极连接的接 触件，其中，所述电容器的第二电极设置于所述绝缘层下的硅层的阱区中。
全文摘要
本发明公开一种半导体器件及其制造方法。半导体器件可包括位于绝缘体上硅(SOI)基板上的电容器及晶体管。制造所述半导体器件的方法可包括形成这样的结构。绝缘体上硅结构包括第一硅层及第二硅层以及埋于所述第一硅层与所述第二硅层之间的绝缘层，形成于所述绝缘体上硅结构上的半导体器件可包括电容器，所述电容器包括形成于所述第一硅层的掺杂区中的一个电极、以及形成于所述第二硅层的阱区中的另一电极。
文档编号H01L21/84GK101533860SQ200810130770
公开日2009年9月16日 申请日期2008年7月17日 优先权日2008年3月13日
发明者黄祥珉 申请人:海力士半导体有限公司