专利名称：混合金属全硅化栅的制作方法
技术领域：
本发明涉及混合金属FUSI栅的系统、结构及其制造方法。现在参考图3a，在图中示出了半导体衬底302，该半导体衬底302包 括浅槽隔离区304和适合于PMOS和NMOS结构的阱区(未示出)。衬底 302可包括硅或其它半导体材料，例如绝缘体上硅(SOI)。也可采用化合 物半导体代替硅，如GaAs、 InP、 Si/Ge或SiC。衬底302也可能包括前道 工艺(FEOL)中形成的其它有源元件或电路，在图中未示出。在村底302上淀积电介质层306。电介质层306可为高k值电介质层。 高k值是指该层的电介质常数(k)。电介质常数大于Si02电介质常数(3.9) 的电介质称为高k值电介质。高k值层306可为例如铪氧化物，Hf02。在 本实施例范围内可采用的其它高k值电介质材料包括例如HfS i Ox或多层的 组合。进一步地，该电介质层可为复合的高k值叠层，且其包括例如Hf02、 HfSiOx、其它层或这些层的组合。更进一步地，电介质可以不是高k值的 电介质，其可包括例如Si02、 SiN或这些层的组合。接下来，淀积中间禁带金属层308。中间禁带(mid-gap)金属是指 其功函数在Si禁带(中间禁带WF=4.65eV)之间的金属。例如，适合的 中间禁带金属可以是氮化钛(TiN) 、 TixWy或TaN。在示例性的实施例中， 可通过j氐压化学汽相淀积(LPCVD)淀积TiN。 TiN为一种功函tt约为 4.65eV的中间禁带金属。在传统的硅工艺技术中，可采用TiN作为隔离屏 障以潜在地隔离硅和金属之间有害的相互作用。中间禁带层308形成的厚 度可在约5A和30A之间，优选为15 A。在形成中间禁带金属层308之后， 淀积P型金属层310。 P型金属层的功函数约为4.85eV至约5.3eV,优选约 为5eV。例如，适合的P型金属可为WNx、 MoNx、 TaAlyNx、 TiAlyNx、 TiC或含有氧的碳氮化钽TaCNO。 P型金属层310的厚度范围可在30A至 500A之间，优选为50A。 TaCNO具有适合的金属功函数和好的热稳定性， 其所能承受的温度典型地高于后端超大规模集成工艺所需的最高温度。参见图3b，对P型金属层310进行构图，且刻蚀掉在NMOS区311 中的P型金属。对于NMOS区311中的金属刻蚀，薄的中间禁带层308可 作为有效的刻蚀停止层；因此可将对高k值电介质层306的损伤降到最小 或将其消除。图3c示出了经过淀积传统的多晶硅层312之后得到的剖面视图。该多 晶硅的厚度范围可为300A至1500A，优选为约600A。在接下来的扩散或 注入工艺中，可对该多晶硅层不进行掺杂，或进行原位掺杂或掺杂。图3d示出了在淀积和构图硬膜层314以及栅刻蚀之后的结构的结果剖 面视图。该栅刻蚀工艺采用硬膜314以保护覆盖在栅上的多晶硅。根据传 统工艺接着可进行LDD注入和退火(未示出)。图3e示出了原始垫片316, 作为例子该原始垫片316可通过Si02和/或SiN淀积和刻蚀形成。图3f示 出了第二垫片320,作为例子，该第二垫片320可以是SiN和/或Si02,或 其它电介质金属材料。如图所示对源/漏区进行注入和退火。该薄的中间禁 带层308也可作为有效的扩散阻挡以阻挡注入的Sb、 As、 P、 B或A1渗透 至电介质层306。然后对源/漏区318进行硅化处理。在该步骤期间不对多 晶硅区312进行硅化处理。硬膜314及垫片316和320阻挡硅化工艺发生 在多晶硅区312。图3g示出了在单个或连续的层间电介质淀积322和化学机械抛光步骤 之后得到结果的剖面视图。因此将多晶硅栅324的顶部表面暴露，并将衬 底302平坦化。图3h示出在传统单相态NiSi-FUSI栅硅化工艺之后的衬底。示出了全
硅化的区326。在说明性的实施例中，Ni淀积的范围在IOOA至IOOOA之 间，优选为350A。在淀积之后进行5s至600s(优选为120s),范围在100°C 至80(TC之间(优选为350°C)的快速热退火处理。虽然硅化4臬(NiSi)的 电阻率与TiSb和CoSi2的电阻率相当，但NiSi形成的温度较低。NiSi消耗 的硅也要比TiSi2和CoSi2的小，每nm金属仅消耗1.82nm的Si。然而，采 用TiSi2和CoSi2以及其它硅化金属均属于本实施例的范围。基于形成的温 度的不同，硅化镍可能会有三种不同的相态。由于单硅化镍NiSi具有低的 电阻率，14-20mQ-cm,因此单硅化镍NiSi为理想的相态。接下来，选择性地去除未反应的Ni。然后对衬底302进行退火，退火 的温度范围在20(TC至800°C，优选为450。C,退火时间范围在5s至600s， 优选为120s。薄的中间禁带金属308可作为由全硅化工艺引入应力的有效 的緩冲层；因此，可消除对多高k值电介质的损伤或将对多高k值电介质 的损伤降至最低。图4为制造混合金属FUSI栅结构工艺的实施例的流程图。该工艺从淀 积电介质层(步骤402)开始，例如高k值电介质，Hf02,该电介质层形 成在半导体衬底中，该半导体衬底包含有浅槽隔离(STI)区、以及适合构 建PMOS和NMOS晶体管的N阱和P阱区。该衬底可为半导体衬底、体 硅衬底或SOI。进一步地，例如，可由Hf/(Hf+Si)比为50%的HfSiON、 或其它类似化合物形成该电介质层。Hf02层，如图3中的层306，的厚度 范围可在5 A至100 A之间。例如合适的厚度为20 A。接着，淀积中间禁带金属层(步骤404 )。 TiN为具有功函数在约4.65eV 的中间禁带金属的例子。形成的中间禁带金属层的厚度范围在约5 A至30 A之间，优选为15A。在说明性的实施例中，在TiN层上淀积P型金属(步骤406),例如P 型金属为TaCNO。可采用单源的五(二乙基氨基)钽(PDEAT)作为前导 在^约400。C的低温对TaCNO进行热淀积。表面反应的活化能约为0.79 eV, 且在350°C时得到的最大淀积速率约为100A/min。随着淀积温度的升高， 淀积的膜的电阻率会减小，且作为例子在400°C时淀积能够得到的电阻率 的值最低，约为6000 pQ-cm。形成的TaCNO层的厚度约为30 A至500 A,
作为例子其厚度可为50 A。如图3b中所示，在刻蚀工艺中(步骤408 )， 对TaCNO层进行构图并将其从NMOS区去除。形成多晶硅层(步骤410 )， 形成的厚度约为600A。多晶硅可为未掺杂，然而，形成多晶硅的掺杂层也 应包含在本实施例的范围内。然后通过源/漏注入和退火采用传统工艺对衬 底进行处理(步骤412)。在步骤412之后，形成硬膜并对该该硬膜构图以保护在栅叠层中的多 晶硅层(步骤414)。例如，该硬膜可为氧化硅或氮化硅。接着，进行包 括淀积层间电介质层(ILD)和化学机械抛光一系列工艺，以平坦化衬底表 面和将多晶硅栅叠层暴露(步骤416)。淀积Ni层(步骤418),其淀积 厚度在约100 A至1000 A之间，举例为350 A。接着对^)"底进行第一次退 火，第一次退火在温度约350。C进行约120s (步骤420)。该退火可为瞬 间(spike)退火、闪光退火或激光退火。接着从衬底中去除未反应的Ni (422)，并对衬底进行第二次退火(424)，从而结束该工艺。第二次退 火的温度高于第一次退火的温度。同样该第二次退火也可为瞬间退火、闪 光退火或激光退火。尽管已经详细描述了本发明及其有益效果，但是在不脱离本发明的精 神和范围条件下的各种变化、替代和改造应当理解为附加的权利要求的保 护范围。例如对于上述讨论的一些材料和工艺，可通过采用其它适合的材 料，其它工艺或其合并达到同样的效果。作为另一个例子，保持本发明的 范围内，本领域普通技术人员能够很容易地明白导体和绝缘体的类型是可 变化的。此外，本申请的保护范围不限于本说明书中描述的工艺、设备、制造、 物质的组成、手段、方法和步骤的具体实施例。由于本领域的普通技术人 员将很容易从本发明所公开的内容得到启示，因此根据本发明的内容，可 以使用目前存在的或之后开发出的，与此处所描述的相关实施例发挥基本 相同的作用或达到基本相同的效果的，工艺、机器、制造、物质的成分、 装置、方法或步骤。因此，附加的权利要求目的在于保护包括在它们范围 内的工艺、机器、制造、物质的成分、装置、方法或步骤。
权利要求
1、一种半导体器件，包括具有PMOS区和NMOS区的半导体衬底；在所述PMOS区和NMOS区上的电介质层；在所述电介质层上的中间禁带金属层；PMOS栅电极，其中所述PMOS栅电极包括淀积在P型金属上的多晶硅区，所述P型金属淀积在所述中间禁带金属层上；和NMOS栅电极，其中所述NMOS栅电极包括淀积在所述中间禁带金属层上的多晶硅区，且所述多晶硅区为全硅化。
2、 根据权利要求1所述半导体器件，其中，所述电介质层材料从由 Hf02、 HfSiOx、 Si02、 SiN和其这些材料的组合物组成的组中选择，所述电 介质层的厚度约为20A。
3、 根据权利要求1所述半导体器件，其中，所述中间禁带金属层从 TiN、lVWy或TaN组成的组中选择，所述中间禁带金属层的厚度约为15A。
4、 根据权利要求1所述半导体器件，其中，所述P型金属从WNx、 MoNx、 TaAlyNx、 TiAlyNx、 TaCNO和TiC组成的组中选择，所述P型金 属的厚度约为50A。
5、 根据权利要求1所述半导体器件，其中，所述多晶硅的厚度约为 600A。
6、 根据权利要求1所述半导体器件，其中，采用化学机械抛光对所述 多晶硅表面进行平坦化处理。
7、 根据权利要求1所述半导体器件，其中，所述硅化金属为Ni，所 述Ni的厚度基本为350 A,所述全硅化多晶硅栅区均为单相态NiSi。
8、 一种系统，包括PMOS栅结构，所述PMOS栅结构包括 第一高k值电介质层； P型金属层；中间禁带金属层，其中所述中间禁带金属层形成在所述高k值电介质层和所述P型金属层之间；形成在所述P型金属层上的全硅化物层；和NMOS珊结构，所述NMOS栅结构包括第二高K值电介质层；所述全硅化物层；和所述中间禁带金属层，其中所述中间禁带金属层形成在所述高K值电介质和所述全硅化物之间。
9.根据权利要求8所述系统，其中，所述第一高K值电介质层和所述第二高K值电介质层同时形成。
10.根据权利要求8所述系统，其中，所述NMOS栅结构还包括N型金属层，其中所述N型金属层淀积在所述中间禁带金属层和所述全硅化物层之间。
11. 根据权利要求8所述系统，其中，所述高K值电介质层包括HfO2，其厚度约为20A。
12.根据权利要求8所述系统，其中，所述中间禁带金属层包括TiN，其厚度约为15A。
13.根据权利要求8所述系统，其中，所述P型金属层包括TaCNO，其厚度约为50A。
14.根据权利要求9所述系统，其中，所述全硅化物层包括单相态NiSi。
15.一种半导体器件，包括在衬底上的HfO2 高K值层；在所述衬底的所述PMOS区中所述TiN层上的TaCNO层；设置在所述PMOS区上的单相态全硅化多晶硅栅叠层区；在所述NMOS中的单相态全硅化多晶硅栅叠层；和NMOS 和PMOS晶体管的源/漏区。
全文摘要
本发明提出了一种混合金属全硅化(FUSI)栅结构的半导体系统和半导体器件。该半导体系统包括PMOS栅结构，所述PMOS栅结构包括第一高k值电介质层、P型金属层、中间禁带金属层和形成在所述P型金属层上的全硅化物层，其中所述中间禁带金属层形成在所述高k值电介质层和所述P型金属层之间。该半导体系统还包括NMOS栅结构，所述NMOS栅结构包括第二高k值电介质层、所述全硅化物层和所述中间禁带金属层，其中所述中间禁带金属层形成与所述高k值电介质和所述全硅化物层之间。
文档编号H01L27/092GK101399269SQ20081016772
公开日2009年4月1日 申请日期2008年9月27日 优先权日2007年9月28日
发明者余振华, 叶震南, 张正宏, 林正堂, 王湘仪 申请人:台湾积体电路制造股份有限公司