专利名称：制造半导体器件的方法
技术领域：
本发明整体涉及一种制造半导体器件的方法，更具体而言，本 发明涉及一种形成具有浮体(floating body)晶体管的半导体器件的 方法。
背景技术：
半导体存储装置构造成用于存储在其中产生或处理过的数据。 例如，若接收到来自例如中央处理单元(CPU)等数据处理器的请求， 则该半导体存储装置根据与请求一起传送的地址，将数据从半导体存 储装置的单位晶胞输出至数据处理器、或将该数据处理器所处理的数 据存储到单位晶胞中。
已经在不相应地增加半导体存储装置的尺寸的情况'l;，增力ll J' 半导体存储装置的数据存储容量。还减小了用于执行读出或'马入操作 的各种部件及元件的尺寸。将半导体存储装置中的非必要且重复的部 件及元件(例如晶体管或导线)组合或合并，以减少每个部件所占的 面积。因为单位晶胞在半导体存储装置中占用最大的面积之-，因此 减小半导体存储装置所包括的单位晶胞的尺寸会对集成度的改善产 生影响。
例如，在动态随机存取存储(DRAM)器件中，单位晶胞包括 晶体管和电容器，动态随机存取存储器件是一种构造为在提供电源时 保持数据的易失性存储器件。由于在存储节点的接面(junction)处 所产生的漏电流以及电容器的自然特性，在将数据"1"传送至电容 器之后，暂时存储在存储节点中的电荷会消散，SP，电荷量降低。因 此，需要周期性地对单位晶胞执行刷新操作，以避免DRAM器件上 的数据被破坏。
已经提出多种方法来增加单位晶胞所包括的电容器的电容量(Cs)，这允许将更多的电荷存储在存储节点中。例如，可以用具 有更大介电常数的先进的绝缘膜例如，硝化(nitrified)氧化物膜或 高介电膜来取代作为电容器的绝缘膜使用的典型的氧化物膜。作为另 一种选择，可以用三维的圆柱形结构或沟槽结构取代典型的二维电容 器结构，这样可以增加电容器的两个电极的表面积。
随着设计规则减小，可以形成电容器的面积也减小，并且难以 开发出适用于电容器的绝缘膜材料。由于电容器面积减小，所以单位 晶胞中的存储节点的结电阻值以及晶体管的导通电阻值增加，使得执 行正常的读出和写入操作变得困难，并且使得刷新特性变差。
为了改善上述缺点，单位晶胞可包括具有浮体的晶体管，并且 去除电容器。将数据存储在晶体管的浮体中，而不是存储在电容器中。
通过将供应到字线上的电压电平降低至施加到与晶体管的一个 有源区连接的位线上的电压电平的1/2或1/3，来将数据存储在浮体 中，从而产生热载流子。当传送数据"1"时，在位线的接面区域中 产生大量的热载流子。然后，将电子传送到位线中，而空穴则保留在 浮休中。当传送数据"0"时，未在接面区域中产生热载流子，l大l而 空穴并未留在浮体中。将空穴存储在浮体中降低了单位晶胞的晶体管 的临界电压。因此，流过晶体管的电流量增加。换句话说，在将空穴 存储到浮体中时流动的电流量大于不存储空穴时流动的电流量。因 此，可以辨别出将数据"1"还是"0"存储在单位晶胞中。
尽管去除电容器改善了半导体存储装置的集成度，但是在源极 线接面和/或位线接面处产生的漏电流会使得难以防止存储在浮体中 的空穴量减少。 一般而言，晶体管中的连接至位线或源极线的有源区 (即，源极和/或漏极区域)包括高浓度的杂质以降低与金属线的接 面所产生的电阻。然而，若有源区掺杂有高浓度的杂质，则在有源区 与浮体之间的漏电流量可能会增加。因此，存储在浮体中的空穴量可 能会随着时间而消散。漏电流量也随着温度增高而成比例地增加。因 此，存储在单位晶胞的晶体管中的数据在高温条件下容易被删除。
为了使晶胞的封装密度最大，将晶胞隔离在单个有源区中比通 过由浅沟槽隔离(STI)工序所形成的隔离膜来间隔开单位晶胞更为有利，浅沟槽隔离工序在形成于SOI半导体基板上的浮体晶体管上
执行。然而，由于为了减小晶体管的整体尺寸而减小了具有沟道区的 晶体管的源极与漏极区域之间的距离，所以难以避免短沟道效应(例 如，击穿现象)发生。与浮体的上部相比，在浮体的下部发生击穿现 象更频繁，这是因为沟道的惨杂浓度从栅极图案的底部向栅极图案的
顶部增大的缘故。此外，需要使基体(body)的容量最大化，从而使 浮体晶体管可以与数据对应地在浮体中存储更多的空穴。
为了避免产生短沟道效应，通常通过离子注入工序在浮体中形 成局部掺杂区域。然而，由于设计规则减小，难以通过离子注入工序 准确地在浮体的预期区域中形成局部掺杂区域。因此，难以避免浮体 晶体管产生包括击穿现象在内的短沟道效应，这会降低半导体器件的 可靠性。
发明内容
本发明的各个实施例涉及如下制造半导体器件的方法，所述方 法可以避免在执行用于形成源极/漏极区域的热处理工序期间浮体产 生过度外扩散(out-diffusion)现象。其它实施例涉及如下制造半导 体器件的方法，所述方法可以避免例如击穿现象等短沟道效应，该短 沟道效应可能会由于设计规则的减小而在浮体的下部产生。
在本发明的一个实施例中， 一种制造半导体器件的方法包括
在具有叠层结构的基板上形成栅极图案，所述叠层结构包括下硅层、
绝缘层以及上硅层。所述方法还包括在所述栅极图案的侧壁上形成 间隔物。所述间隔物可以包括氮化物层。此外，所述方法包括利用 所述栅极图案作为蚀刻掩模来蚀刻所述上硅层，以形成浮体并且露出 所述绝缘层的一部分。例如，可以利用回蚀工序来蚀刻所述上硅层。 所述方法还包括在所述栅极图案、所述浮体以及露出的绝缘层上形 成导电层，并且对所述导电层执行热工序，以在所述浮体中形成源极 /漏极区域。优选的是，所述导电层包括掺杂的多晶硅层，并且所述 热工序使掺杂物从掺杂的多晶硅层扩散到所述浮体中。
所述方法还可以包括在形成所述栅极图案之前，在所述上硅层上形成栅极氧化物层。
所述方法还可以包括在包括所述间隔物在内的栅极图案..匕形 成氧化物膜。
所述方法还可以包括在形成所述导电层之前，在包括所述间 隔物、所述浮体以及露出的埋入绝缘层在内的所述栅极图案上形成未 惨杂的多晶硅层。所述多晶硅层可以具有例如大约50A至大约200A
的厚度。
在本发明的另一个实施例中， 一种制造半导体装置的方法包括-
在具有叠层结构的绝缘体上硅(SOI)基板上形成栅极图案，所述叠
层结构包括下硅层、绝缘层以及上硅层。所述方法还包括蚀刻所述 上硅层，以在所述栅极图案下方形成浮体。优选的是，利用回蚀工序 来蚀刻所述上硅层。此外，所述方法还包括在所述栅极图案以及所 述浮体上形成未掺杂的多晶硅层，并且在所述未掺杂的多晶硅层上形 成导电层。然后，对所述导电层执行热工序，以形成源极/漏极区域。 优选的是，所述导电层是掺杂的多晶硅层，并且所述热工序使掺杂物 扩散到所述未掺杂的多晶硅层以及所述浮体中。
所述方法可以包括通过如下方法来形成所述栅极图案在所 述SOI基板上形成包括多晶硅层和金属层的栅电极；在所述栅电极 上形成栅极硬掩模层；以及在所述栅电极的侧壁和所述栅极硬掩模层 的侧壁上形成间隔物。优选的是，所述间隔物包括氮化物层。
所述方法还可以包括在形成所述栅极图案之前，在所述SOI 基板上形成栅极氧化物层。所述方法还可以包括在所述栅极图案上 形成氧化物膜；利用所述栅极图案作为掩模来蚀刻所述栅极氧化物 层，以露出所述上硅层的一部分，并且在蚀刻所述上硅层之前移除所 述氧化物膜。
优选的是，所述未掺杂的多晶硅层具有在50A至20()A的范围
内的厚度。所述未惨杂的多晶硅层的厚度根据所述热工序的时间和温
度以及所述掺杂的多晶硅层的杂质浓度而定。
为了更完整地理解本发明，应该参考以下的详细说明以及附图。 尽管所披露的方法允许有各种形式的实施例，但在附图中示出了特定实施例(并且将会在下文中加以描述)，要理解的是，本发明 的意图在于示例，而不是为了将本发明限制为本文所描述及示出的特 定实施例。
图la至图lf是示出根据本发明的一个实施例的半导体器件中的 浮体晶体管的制造方法的剖视图。
图2a至图2f是示出根据本发明的另一个实施例的半导体器件中 的浮体晶体管的制造方法的剖视图。
具体实施例方式
半导体器件通常包括多个单位晶胞、用于激活单位晶胞的多根 字线、以及用于将数据传送至单位晶胞的多根位线。单位晶胞包括具 有浮体的晶体管。
参照图la，在SOI半导体基板的上硅层110上形成栅极图案120。 可以在形成栅极图案120之前在SOI半导体基板的k硅层ll() h形 成栅极氧化物膜115。
栅极图案120包括具有多晶硅层120a和金属层120b的栅电 极、以及用于保护栅电极的硬掩模120c。
SOI半导体基板包括下硅层i00、在下硅层100上形成的绝缘 层105、以及在绝缘层105上形成的上硅层110。例如，绝缘层105 可以是热氧化物膜。在SOI晶片中，在上硅层110与包含在基底单 元中的下硅层100之间人为地形成埋入(buried)绝缘膜，从而有助 于使形成于上硅层110上的相邻元件之间电隔离，并且与体(bulk) 硅基板相比降低上硅层110的静电容量。因此，可以提髙对形成在绝 缘层105上的高纯度的上硅层IIO进行处理的效率，并且还可以改善 在上硅层110中形成的器件的特性。
参照图lb，在栅极图案120的每个侧壁上形成间隔物125。例 女口，间隔物125可以包括氮化物层。参照图lc，然后，可以在栅极 图案120上形成用于保护栅极图案120的氧化物膜130。优选的是，氧化物膜130通过如下方法来形成在包括间隔物125在内的栅极图 案120上均匀地形成氧化物层，接下来，对氧化物层执行自对准的蚀 刻工序，以形成氧化物膜130。优选的是，如图lc所示，氧化物膜 130具有用于对栅极图案120的上部进行保护的帽形形状。
然后，可以利用栅极图案120作为蚀刻掩模来蚀刻栅极氧化物 膜115，以露出上硅层110的一部分。例如，可以利用回蚀工序来蚀 刻栅极氧化物膜115。
参照图ld，在移除氧化物膜130之后，利用栅极图案120作为 蚀刻掩模来蚀刻露出的上硅层110，以露出绝缘层105的一部分。结 果，在栅极图案120的底部形成具有例如梯形形状的浮体110a。梯 形的浮体110a包括不与栅极图案120的侧壁竖直对齐的侧壁。因而 绝缘层105被倾斜地蚀刻，以使得浮体110a的下部比浮体ll()a的上 部宽。对绝缘层105的倾斜蚀刻通常会发生在对沉积于窄图案之间的 材料进行蚀刻期间。因此，无需利用强化的蚀刻条件来蚀刻浮体110a 的侧壁。使绝缘层105露出并且使保留在栅极图案120的底部中的浮 体110a隔离开可能就足够了。---'般而言，浮体110a的i扭容袋随右浮 体110a的侧壁的倾斜度变缓和而增加，这使得更容易避免在浮休 110a的具有较低掺杂浓度的底部发生击穿现象。
参照图le，用于形成源极/漏极区域150和插塞的导电层140形 成在栅极图案120及浮体110a上，并且与栅极图案120及浮体110a 接触。例如，导电层140可以是掺杂的多晶硅层。
参照图lf，当使用掺杂的多晶硅层时，可以利用例如热处理使 多晶硅层140的掺杂物沿着水平方向扩散到浮体110a中。掺杂物到 浮体110a中的扩散将晶体管隔离开，并且限定每个晶体管的源极和 漏极区域150。这样，执行离子注入工序以制造浮体晶体管，而不在 浮体110a中形成局部惨杂区域。
参照图2a，根据本发明另一个实施例的形成半导体器件的方法 包括在SOI半导体基板的上硅层210上形成栅极图案220。可以在形 成栅极图案220之前在上硅层210上形成栅极氧化物层215。
SOI半导体基板包括下硅层200、在下硅层200上形成的绝缘层205、以及在绝缘层205上形成的上硅层210。例如，绝缘层205可 以是热氧化物膜。
栅极图案220形成于上栅极氧化物膜215上，并且包括具有多 晶硅层220a和金属层220b的栅电极、以及用于保护栅电极的硬掩模 220c。
参照图2b，在栅极图案220的每个侧壁上形成间隔物225。例 如，间隔物225可以包括氮化物层。如图2c所示，可以在包括间隔 物225在内的栅极图案220上形成可以保护栅极图案220的氧化物膜 230。优选地通过如下方法形成氧化物膜230:在包括间隔物225在 内的栅极图案220上均匀地形成氧化物层，对所得的结构执行自对准 的蚀刻工序，以形成具有例如帽形形状的用于对栅极图案220的上部 进行保护的氧化物膜230。利用栅极图案220作为蚀刻掩模来蚀刻栅 极氧化物膜215，以露出上硅层210的一部分。
参照图2d，在移除形成于栅极图案220上的氧化物膜230之后， 利用栅极图案220作为蚀刻掩模来蚀刻露出的h硅层210，以露出绝 缘层205的一部分。结果，在栅极图案220的底部形成具有例如梯形 形状的浮体210a。梯形的浮体210包括不与栅极图案220的侧壁竖 直对齐的侧壁。绝缘层205可以被倾斜地蚀刻，从而使浮休21()a的 下部比浮体210a的上部宽。
参照图2e，在栅极图案220和浮体210a上沉积具有预定厚度的 第一多晶硅层235。第一多晶硅层235可以避免浮体210a遭受在形 成源极/漏极区域期间的过度外扩散所产生的短沟道效应。第 一 多晶 硅层235包括未掺杂的多晶硅层。
参照图2f，在第一多晶硅层235上形成例如掺杂的第二多晶硅 层等导电层240。执行热处理工序，以使第二多晶硅层240中所包含 的杂质沿着水平方向扩散到第一多晶硅层235以及浮体210a中，从 而使对应于栅极图案220的晶体管隔离开并且限定每个晶体管的源 极和漏极区域250。优选的是，热处理工序在大约1000"C的温度执行 大约20秒。然而，杂质扩散的范围可以根据第二多晶硅层240的杂 质浓度以及工序条件(例如，执行热处理工序的温度以及允许扩散的时间长度)而改变。第一多晶硅层235具有足以用作缓冲层的厚度。 具体地说，第一多晶硅层235具有与杂质扩散的大致范围基本上对应 的厚度，以避免发生击穿现象。
第一多晶硅层235还形成为可以将第二多晶硅层240填充到相 邻的浮体210a之间。当第一多晶硅层235过厚时，第二多晶硅层240 可能无法填充到相邻的浮体210a之间。例如，当由亚70nm半导体 工序制成的相邻浮体210a的底部之间的距离为大约50nm至大约 60nm时，考虑到杂质扩散范围以及连接(landing)插塞材料的填充， 第一多晶硅层235可以具有在大约50A至200 A范围内的厚度。
具体地说，如图2f所示，在热处理期间，杂质从第二多晶硅层 240扩散到第一多晶硅层235中，该第一多晶硅层235包括围绕浮体 210a的未掺杂多晶硅。因此，在进行热处理之后第一多晶硅层235 以及第二多晶硅层240并无不同。然而，不同于图lf的是，围绕浮 体210a的第一多晶硅层235用作缓冲层，用于防止第二多晶硅层240 中所包括的杂质发生过度扩散。
另外，根据本发明的一个实施例制造的SOI基板屮的浮体品体 管有助于在不形成局部掺杂区域的情况下形成插塞以及源极/漏极区 域，这可以帮助避免在浮体210a的两侧产生击穿现象。形成半导体 器件的上述方法可以改善半导体器件的集成度以及操作稳定性。具体 地说，当将浮体晶体管用作半导体器件中的单元晶体管时，可以改善 半导体器件的集成度。
本发明的上述实施例是示例性的而非限制性的。各种替代及等 同的方式都是可行的。本发明并不限于本文所述的沉积、蚀刻、抛光 和图案化步骤的类型。本发明也不限于任何特定类型的半导体器件。 举例来说，本发明可以用于动态随机存取存储(DRAM)器件或非易 失性存储器件。对本发明内容所作的其它增加、删减或修改是显而易 见的并且落入所附权利要求书的范围内。
本申请要求2008年5月28日提交的韩国专利申请No. 10-2008-0049894的优先权，该韩国专利申请的全部内容通过引用并 入本文。
权利要求
1.一种制造半导体器件的方法，所述方法包括在包括叠层结构的基板上形成栅极图案，所述叠层结构包括下硅层、绝缘层以及上硅层；在所述栅极图案的侧壁上形成间隔物；利用所述栅极图案作为掩模来蚀刻所述上硅层，以形成浮体并且露出所述绝缘层的一部分；在所述栅极图案以及露出的绝缘层上沉积导电层；以及对所述导电层执行热工序，以在所述浮体中形成源极/漏极区域。
2. 根据权利要求1所述的方法，还包括在形成所述栅极图案之前，在所述上硅层上形成栅极氧化物层。
3. 根据权利要求1所述的方法，其中，所述间隔物包括氮化物层。
4. 根据权利要求1所述的方法，还包括在形成所述间隔物之后，在所述栅极图案上形成氧化物膜。
5. 根据权利要求1所述的方法，包括利用回蚀工序来蚀刻所述上硅层。
6. 根据权利要求1所述的方法，还包括在所述栅极图案以及所述浮体上形成多晶硅层。
7. 根据权利要求6所述的方法，其中，所述多晶硅层是未掺杂的。
8. 根据权利要求6所述的方法，其中，所述多晶硅层具有大约50A至大约200A的厚度。
9. 根据权利要求1所述的方法，其中，所述导电层包括掺杂的多晶硅层。
10. 根据权利要求9所述的方法，其中，所述热工序使所述掺杂的多晶硅层的掺杂物扩散到所述浮体中。
11. 一种制造半导体装置的方法，所述方法包括在具有叠层结构的绝缘体上硅基板上形成栅极图案，所述叠层结构包括下硅层、绝缘层以及上硅层；利用所述栅极图案作为蚀刻掩模来蚀刻所述上硅层，以在所述栅极图案下方形成浮体；在所述栅极图案以及所述浮体上形成未掺杂的多晶硅层；在所述未揍杂的多晶硅层上形成导电层；以及对所述导电层执行热工序，以形成源极/漏极区域。
12. 根据权利要求11所述的方法，其中，形成所述栅极图案的步骤包括在所述绝缘体上硅基板上形成包括多晶硅层和金属层的栅电极；在所述栅电极上形成栅极硬掩模层；以及在所述栅电极的侧壁和所述栅极硬掩模层的侧壁上形成间隔
13. 根据权利要求12所述的方法，其中，所述间隔物包括氮化物层。
14. 根据权利要求11所述的方法，还包括:在形成所述栅极图案之前，在所述绝缘体上硅基板上形成栅极氧化物层。
15. 根据权利要求14所述的方法，还包括在所述栅极图案上形成氧化物膜；利用所述栅极图案作为蚀刻掩模来蚀刻所述栅极氧化物层，以露出所述上硅层的一部分；以及在蚀刻所述上硅层之前移除所述氧化物膜。
16. 根据权利要求11所述的方法，包括利用回蚀工序来蚀刻所述上硅层。
17. 根据权利要求11所述的方法，其中，所述未掺杂的多晶硅层具有根据所述热工序的时间和温度条件以及掺杂的多晶硅层的杂质浓度而定的厚度。
18. 根据权利要求17所述的方法，其中，所述未掺杂的多晶硅层的厚度在50A至200A的范围内。
19. 根据权利要求11所述的方法，其中，所述导电层是掺杂的多晶硅层。
全文摘要
本发明公开一种制造半导体器件的方法，该方法包括在具有叠层结构的基板上形成栅极图案，所述叠层结构包括下硅层、绝缘层以及上硅层。该方法还包括在栅极图案的侧壁上形成间隔物。此外，该方法还包括利用栅极图案作为掩模来蚀刻上硅层，以形成浮体并且露出绝缘层的一部分。该方法还包括在栅极图案和露出的绝缘层上沉积导电层；以及对导电层执行热工序，以在浮体中形成源极/漏极区域。
文档编号H01L21/336GK101593698SQ20081018610
公开日2009年12月2日 申请日期2008年12月17日 优先权日2008年5月28日
发明者郑星雄, 金重植 申请人:海力士半导体有限公司