专利名称：制造闪存器件的方法
技术领域：
本发明涉及一种制造闪存器件的方法，更具体地，涉及一种制 造闪存器件的方法，该闪存器件扩大了浮栅的表面区域从而提高耦 合比(coupling ratio )。
背景技术：
闪存器件优于具有编程和4察除能力的可擦可编程只读存储器 (EPROM ),以及具有电〗察除能力的电可纟察可编程只读存々者器 (EEPROM )。闪存器件基本上按每比特使用 一个晶体管来存储数 据并且可以被电控制以执行编程和擦除。如上所述的闪存器件可以 具有垂直层压的栅极结构，在该栅极结构中浮栅形成在硅衬底上。 多层棚-才及结构包括至少一个隧道氧化膜或层间绝乡彖膜，以及在浮棚-之上或周围形成的控制棚-才及。
在如上所述的闪存单元中，在编程才喿作期间，沟道热电子在漏 极侧上形成。电子积聚在浮栅中以便提高单元晶体管的阈值电压。 在存〗诸单元的纟察除才乘作期间，衬底和浮4册之间产生高电压以发射积 聚在浮4册中的电子。这减小了单元晶体管的阈值电压。在数据编程和擦除期间，浮栅在隧道氧化膜的电荷特性(charge characteristic )中起重要作用。浮4册也用4乍隧道源(tunneling source )。 该浮栅通常由纟参杂多晶石圭形成。
层间绝缘膜保持存储在浮栅中的电荷。该层间绝缘膜由其中层 压了下部氧化膜、氮化膜和上部氧化膜的ONO (氧化物/氮化物/氧 化物)膜形成。
电压可以施加到4空制棚4及以〗夸电子/人邱于底迁移至浮4册或乂人浮 栅迁移至衬底。为了减小阻抗，控制栅极具有其中层压了多晶硅和 金属石圭4匕物的多石圭结构(polycide structure )。
近来，随着闪存器件更高的集成度，闪存器件的浮栅、控制栅 才及、源才及/漏才及和布线线路(wiring line)已经变4寻小而薄。乂人而， 减小了浮栅和控制棚-极之间的电容，而且降低了耦合比。耦合比是 施加到控制栅极的电压相对于施加到浮栅的电压的比率。目前，对 于提高耦合比而不增加闪存器件的尺寸的需求正在增长。
发明内容
本发明实施例涉及一种制造闪存器件的方法，更具体地，涉及 一种制造扩大了浮栅的表面区域的闪存器件从而提高耦合比的方 法。本发明实施例涉及一种制造闪存器件的方法，该方法包括在 半导体衬底上部的上方形成緩沖膜，该半导体衬底具有形成于场区 中的器件隔离膜；在緩冲膜中形成开口以暴露半导体衬底上的有源 区中的浮4册区；在开口的底部和侧壁处形成浮4册；去除緩冲膜，并 且在包括浮栅的半导体衬底上方形成介电膜；以及在介电膜上方形 成控制栅极。本发明实施例涉及一种制造闪存器件的方法，该方法包括在 半导体衬底的有源区中形成限定浮冲册区的虚拟图样(dummy
pattern),该半导体衬底具有形成于场区中的器件隔离膜；在其中没 有形成虚拟图样的半导体衬底区域中形成层间绝*彖膜，并且去除虚 拟图才羊以形成暴露浮4册区的开口 ；在开口的底部和侧壁处形成浮 栅；在包括浮栅的半导体衬底上方形成介电膜；以及在介电膜上方 形成控制电极。
根据本发明实施例，增加了浮栅的表面区域而不增加闪存器件 的尺寸，从而提高了耦合比。因此，可以提高编程和擦除速度。
实例图1A至图1F是示出了一种制造根据本发明实施例的闪存 器件的方法的截面图。
实例图2A至图2F是示出了 一种制造才艮据本发明实施例的闪存 器件的方法的截面图。
实例图3A至图3C是示出了一种制造根据本发明实施例的闪 存器件的方法的截面图。
具体实施例方式
实例图1A至图1F是示出了一种制造根据本发明实施例的闪存 器件的方法的截面图。参照实例图1A,首先，可以通过浅沟槽隔 离(STI)工艺在例如单晶硅衬底的半导体衬底101的场区中形成 沟槽。*接下来，可以i真充沟槽并且可以平坦4b该半导体4于底101的 有源区。乂人而，可以形成器4牛隔离膜103。下面将详细地描述形成器件隔离膜103的过程。可以在例如单 晶硅衬底的半导体衬底101的整个区域上形成緩冲氧化膜。可以在 緩冲氧化膜上方层压氮化膜作为硬质掩膜层。在随后的CMP(化学 机械抛光)工艺中氮化膜用作蚀刻中止膜(etch stop film )。接下来， 可以通过光刻法去除在半导体衬底101的场区上方的氮化膜和緩冲 氧化膜。可以蚀刻半导体衬底101的场区达到预定的深度。乂人而， 形成了沟槽。
可以通过热氧化在沟槽中的半导体衬底101的表面上方形成衬 垫氧化膜(liner oxide film )。这是为了在蚀刻形成沟槽期间使在沟 槽中的半导体衬底101的表面的损害最小化。其后，具有良好的间 隙填充性能的绝缘膜，例如氧化膜，可以形成以达到预定的厚度填 充沟槽并且位于氮化膜的上方。可以通过APCVD (常压化学气相 沉积APCVD)或HDPCVD(高密度等离子体化学气相沉积HDP CVD)来形成绝缘膜。接下来，可以通过CMP来平坦化氧化膜和 氮化膜。从而，在沟槽中形成器件隔离膜103。
再次参照实例图1A，可以在整个结构上部的上方形成^￡沖膜 105。该緩冲膜105可以通过PECVD (等离子增强化学气相沉积 PECVD )层压氮化石圭(SiNx )月莫或通过^走涂(spin coating )层压诸 如聚酰亚胺的聚合物形成。接下来，可以在緩沖膜105上方形成感 光图样107以限定浮栅区。
参照实例图IB,可以使用感光图样107作为蚀刻掩膜通过光 刻法来去除緩沖膜105。从而，可以在緩冲膜105中形成开口 109。 然后，可以去除感光图才羊107。这才羊，可以通过开口 109暴露半导 体4于底101的有源区中的浮4册区。
参照实例图1C,可以4吏用緩冲膜105作为抗氧化膜通过热氧 化在开口 109中的半导体村底101上方形成栅极氧化膜111。 <接下
9来，可以通过CVD在栅极氧化膜111上方形成用于形成浮栅的导 电层，例如第一多晶石圭层113a。
参照实例图1D，可以通过例如CMP来平坦化第一多晶石圭层 113a。第一多晶珪层113a保留在开口 109的底部和侧壁处，但是去 除了緩沖膜105上方的区域中的第 一多晶硅层113a。从而，形成"U" 形浮4册113。
参照实例图1E，在去除IC冲膜105后，可以在包^^浮斥册113 的半导体衬底101的整个区域上方顺序层压下部氧化膜、氮化膜和 上部氧化膜。从而形成具有ONO结构的介电膜115。
当緩沖膜105由氮化硅(SiNx)形成时，可以通过湿蚀刻或使 用氯(Cl)基((C1) -based)蚀刻气体的干蚀刻来去除緩沖膜105。 当緩沖膜105由聚合物形成时，可以通过使用氧(O)基((O)-based) 蚀刻气体的干蚀刻来去除緩冲膜105。至于干蚀刻，可以^吏用反应 性离子蚀刻装置，该反应性离子蚀刻装置可以是等离子蚀刻装置 (plasma etching appartus )。々虫刻气体可以是氯气(Cl2 )、氧气(02 ) 或包括氮气(N2)的混合气体。
参照实例图IF,第二多晶石圭层可以在介电力莫115上方形成达到 预定的厚度。然后，可以通过光刻法去除第二多晶硅层的多余部分。 从而，形成控制棚4及117。
根据本发明实施例，可以扩大浮栅113的表面区域而不增加该 闪存器件的尺寸。包括浮栅113、介电膜115和控制栅极117的电 容器具有的电容增大了，并且提高了耦合比。从而，可以容易地实 施对于浮栅113的电荷注入和纟察除。结果，可以在〗氐驱动电压下平 稳地实施闪存器件的编程和擦除操作。实例图2A至图2F是示出了一种制造根据本发明实施例的闪存 器件的方法的截面图。参照实例图2A，首先，可以通过STI工艺 在例如单晶硅衬底的半导体衬底201的场区中形成沟槽。接下来， :漆充沟槽并且可以平坦4b半导体^)"底201的有源区。乂人而，可以形 成器件隔离膜203。
再次参照实例图2A,可以在半导体4十底201的有源区中形成 用于限定浮栅区的虚拟图样205。该虚拟图样205可以通过PECVD 在半导体衬底201的整个表面上方层压氮化硅(SiNx)膜或通过旋 涂层压诸如聚酰亚胺的聚合物来形成。可以-使用叠加的感光图样作 为蚀刻掩膜通过光刻法来图样化所层压的膜。如果使用感光的聚酰 亚胺，可以^使用UV (紫外线)射线实施选择性地曝光以及4吏用显 影液实施图样化，从而，形成聚酰亚胺图样。通过热处理可以固化 (cured)聚酰亚胺图才羊。
参照实例图2B,可以在其上方形成虚拟图才羊205的半导体斗于 底201的上部表面上方层压IMD (金属间介电，inter metallic dielectric )月莫，乂人而形成层间绝^彖月莫207 。 4妄下来，可以通过例如 CMP的平坦化工艺来平坦化层间绝纟彖膜207，以Y更暴露虚拟图样 205。例如，层间绝缘膜207可以通过APCVD或SACVD (次常压 化学气相沉积)由USG (未掺杂硅酸盐玻璃)膜、TEOS (正硅酸 乙酯)膜或HDD (高密度等离子)膜形成。
参照实例图2C，可以去除虚拟图才羊205以在层间绝缘膜207 中形成开口 208来暴露半导体4于底201的浮才册区。当虚拟图才羊205 由氮化硅(SiNx)形成时，可以通过湿蚀刻或使用氯(Cl)基蚀刻 气体的干蚀刻来去除虚拟图样205。当虚拟图样205由聚合物形成 时，可以通过使用氧(O )基蚀刻气体的干蚀刻来去除虚拟图样205。 至于干蚀刻，可以使用反应性离子蚀刻装置，该反应性离子蚀刻装置可以是等离子蚀刻装置。蚀刻气体可以是氯气(Cl2)、氧气(02) 或包括氮气(N2)的混合气体。
参照实例图2D,可以使用层间绝缘膜207作为抗氧化膜通过 热氧化在开口 208中所暴露的半导体衬底201上方形成栅极氧化 膜。接下来，可以通过CVD在栅极氧化膜和层间绝缘膜207上方 形成用于形成浮栅的导电层，例如第一多晶硅层209a。可以形成感 光图样211以封闭有源区中的浮栅区，也就是开口 208。感光图样 211可以形成为具有预定边纟彖的"T"形以〗更部分覆盖在开口 208 的边》彖处的层间绝全彖膜207。当连续的浮4册区(successive floating gate region)存在于相同的有源区中时，感光图样211可以被分成 用于各个浮栅区的感光图样。
参照实例图2E,可以^使用感光图才羊211作为蚀刻掩力莫通过光刻 法去除第一多晶硅层209a。当层间绝缘膜207上方的第一多晶硅层 209a被去除时，第一多晶硅层209a在浮栅形成区中，也就是，在 开口 208的底部和侧壁处保留。从而，形成"U"形浮栅209。这 样，感光图样211部分覆盖开口 208的边缘处的层间绝缘膜207。 从而，形成浮栅209以部分覆盖层间绝缘膜207。当连续的浮栅形 成区(successive floating gate forming region )存在于相同的有源区 中时，感光图样211可以4皮分成用于各个浮4册形成区的感光图样。 乂人而，浮才册209#皮才目互隔开。
参照实例图2F，可以在包括浮栅209的半导体衬底201的整个 区域上方顺序层压下部氧化膜、氮化膜和上部氧化膜。乂人而，可以 形成具有ONO结构的介电膜213。可以在介电膜213上方层压第 二多晶硅层达到预定的厚度。然后，可以通过光刻法去除第二多晶 硅层的多余部分。从而，形成控制栅极215。才艮据本发明实施例，如图1A至图1F所示的前述实施例，可以 扩大浮栅209的表面区域而不增加闪存器件的尺寸。因此，具有浮 才册209、介电膜213和控制4册才及215的电容器具有的电容增大了 ， 并具有更高的耦合比。从而，可以更容易地实施对于浮4册209的电 荷注入和纟察除。结果，可以在低驱动电压下平稳地实施闪存器件的
编程和#察除#:作。
实例图3A至图3C是示出了一种制造根据本发明实施例的闪 存器件的方法的截面图。实例图3A至图3C所示的实施例是对实例 图2A至图2F的实施例的》多改。因此，在实例图3A至图3C中， 只有与实例图2A至图2F不同的过程在实例图3A至图3C中示出。 在实例图3A至图3C中，与实例图2A至图2F中的元4牛相同的元 件通过相同的标号表示。在下文中，具有同样的技术精神的描述将 被省略。
参照实例图3A，可以4吏用层间绝纟彖膜207作为抗氧化膜通过 热氧化在开口 208中所暴露的半导体^H"底201上方形成栅4及氧化 膜。接下来，可以通过CVD在栅极氧化膜和层间绝缘膜207的上 方形成用于形成浮4册的导电层，例如第一多晶石圭层209a。 4妄下来， 可以形成感光图才羊211，以封闭有源区中的浮4册形成区，也就是开口 208。感光图样211，可以形成为具有预定边缘的"T，，形以便部分覆 盖开口 208的边缘处的层间绝缘膜207。当连续的浮栅区存在于相 同的有源区中时，可以形成感光图才羊211，以相互连4妄来形成单个 感光图样。
参照实例图3B，可以使用感光图样211，作为蚀刻掩膜通过光 刻法去除第一多晶硅层209a。然后，第一多晶硅层209a在浮栅区 中，也就是，在开口 208的底部和侧壁处保留。层间绝缘膜207上 方的第一多晶硅层209a被去除。从而，可以形成"U"形浮4册209，。 这样，感光图样211，部分覆盖开口 208的边缘处的层间绝缘膜207。从而，浮栅209，被形成以部分覆盖层间绝缘膜207。当连续的浮栅 区存在于相同的有源区中时，由于感光图样211，可以相互连接，所 以浮栅209，可以相互连接成为单个浮栅。
参照实例图3C，可以在包括浮栅209，的半导体衬底201的整 个区域上方顺序层压下部氧化膜、氮化膜和上部氧化膜。乂人而，可 以形成具有ONO (氧化物/氮化物/氧化物)结构的介电力莫213。
接下来，第二多晶硅层可以在介电膜213上方形成达到预定的 厚度。然后，可以通过光刻法去除第二多晶石圭层的多余部分。乂人而， 形成4空制斥册才及215。
才艮据实例图3A至图3C中的实施例，如实例图2A至图2F和 图1A至图1F中的前述实施例，可以扩大浮4册209，的表面区i或而不 增加闪存器件的尺寸。因此，包括浮栅209'、介电膜213和控制栅 极215的电容器具有的电容增大了 ，并具有更高的耦合比。从而， 可以更容易地实施对于浮4册209，的电荷注入和纟察除。结果，可以在 低驱动电压下平稳地实施闪存器件的编程和擦除操作。
可以对所4皮露的本发明实施例作各种4务改及变形，这对于本领 i或的4支术人员而言是显而易见的。因此，本发明意在涵盖在所附斥又 利要求及其等同替换的范围内的对所披露的本发明实施例的修改 和变形。
权利要求
1. 一种方法，包括在半导体衬底上部的上方形成缓冲膜，所述半导体衬底具有形成在场区中的器件隔离膜；在所述缓冲膜中形成开口以暴露所述半导体衬底上的有源区中的浮栅区；在所述开口的底部和侧壁处形成浮栅；去除所述缓冲膜，并且在包括所述浮栅的所述半导体衬底上方形成介电膜；以及在所述介电膜上方形成控制栅极。
2. 才艮据 F又利要求1所述的方法，其中，通过层压氮化石圭膜形成所 述緩冲膜。
3. 根据权利要求1所述的方法，其中，通过层压聚合物形成所述 緩沖膜。
4. 根据权利要求1所述的方法，其中，形成所述浮栅包括在所述开口中和所述緩沖膜上方形成导电层；以及平坦化所述导电层以1"更所述导电层保留在所述开口的底 部和侧壁处。
5. 才艮据权利要求2所述的方法，其中，形成所述介电膜包括通过 湿蚀刻去除所述緩沖膜。
6. 根据权利要求2所述的方法，其中，形成所述介电膜包括通过 使用氯基蚀刻气体的干蚀刻去除所述緩冲膜。
7. 根据权利要求3所述的方法，其中，形成所述介电膜包括通过 使用氧基蚀刻气体的干蚀刻去除所述緩沖膜。
8. 根据权利要求1所述的方法，其中，在包括所述浮栅的所述半 导体衬底上方形成介电膜包括在包括所述浮栅的所述半导体 衬底的整个区域上方层压下部氧化膜、氮化膜和上部氧化膜。
9. 一种方法，包4舌在半导体衬底的有源区中形成限定浮4册区的虚拟图样， 所述半导体衬底具有形成在场区中的器件隔离膜；在其中没有形成虚拟图样的所述半导体衬底的区域中形 成层间绝缘膜，并且去除所述虚拟图样以形成暴露所述浮栅区 的开口；在所述开口的底部和侧壁处形成浮才册； 在包4舌所述浮才册的所述半导体^H"底上方形成介电膜；以及在所述介电膜上方形成控制棚-才及。
10. 才艮据4又利要求9所述的方法，其中，通过层压氮化石圭膜形成所 述虚拟图样。
11. 根据权利要求9所述的方法，其中，通过层压聚合物形成所述 虚拟图样。
12. 才艮据4又利要求10所述的方法，其中，形成所述开口包4舌通过 湿蚀刻去除所述虚拟图样。
13. 才艮据4又利要求10所述的方法，其中，形成所述开口包括通过 使用氯基蚀刻气体的干蚀刻去除所述虚拟图样。
14. 才艮据4又利要求11所述的方法，其中，形成所述开口包括通过 使用氧基蚀刻气体的干蚀刻去除所述虚拟图样。
15. 根据权利要求9所述的方法，其中，形成所述开口包括在其上方形成有所述虚拟图样的所述半导体^H"底的上部 表面上方层压金属间介电膜作为所述层间绝缘膜，以及平坦化所述金属间介电膜以便暴露所述虚拟图样。
16. 才艮据权利要求9所述的方法，其中，形成所述浮栅包括在所述开口中和所述层间绝多彖膜上方形成导电层；以及使用用于封闭所述开口的感光图样作为蚀刻掩膜通过光刻 法图样化所述导电层以 <更所述导电层 <呆留在所述开口的底部 和侧壁处。
17. 根据权利要求16所述的方法，其中，所述感光图样形成具有 预定的边缘以部分覆盖所述开口的边缘处的所述层间绝缘膜， 以<更形成所述浮4册来部分覆盖所述层间绝纟彖月莫。
18. 根据权利要求16所述的方法，其中，当连续的浮栅区存在于 相同的有源区中时，所述感光图样被分成用于所述各个浮栅区 的感光图样，并且形成隔开的浮才册。
19. 才艮据4又利要求16所述的方法，其中，当连续的浮4册形成区存 在于相同的有源区中时，用于所述各个浮才册区的感光图^"相互 连接，并且浮4册相互连接成为单个浮才册。
20. 根据权利要求9所述的方法，其中，在包括所述浮栅的所述半 导体衬底上方形成介电膜包括在包括所述浮栅的所述半导体 衬底的整个区域上方层压下部氧化膜、氮化膜和上部氧化膜。
全文摘要
本发明披露了一种制造闪存器件的方法。根据这种方法，通过使用缓冲膜或虚拟图样扩大了浮栅的表面区域，而不增加该闪存器件的尺寸。从而，提高了耦合比，并因此，可以提高编程和擦除速度。
文档编号H01L21/8247GK101471306SQ20081021567
公开日2009年7月1日 申请日期2008年9月12日 优先权日2007年12月26日
发明者李纪珉 申请人:东部高科股份有限公司