外延SiC单晶衬底及外延SiC单晶衬底的制造方法

专利名称：外延SiC单晶衬底及外延SiC单晶衬底的制造方法
技术领域：
本发明涉及外延SiC单晶衬底以及外延SiC单晶衬底的制造方法。
背景技术：
碳化硅(SiC)是相对于硅(Si)带隙(band gap)大的半导体，被期待应用到功率 器件、高频器件以及高温工作器件等。作为SiC存在多种多型体(polytype)，但为了制作实用的SiC电子器件而使用的 多型体是4H-SiC。作为用于制造SiC电子器件的衬底，通常使用由以升华法制作出的块状 结晶加工得到的SiC单晶晶片，在其上形成作为SiC半导体器件的活性区域的SiC外延生 长膜。在SiC单晶晶片，一般内部存在被称为贯通螺旋位错(ThreadingScrew Dislocation :TSD)、贯通刃状位错(Threading Edge Dislocation :TED)、或基底面位错 (Basal Plane Dislocation :BPD)的结晶缺陷，存在器件特性由于这些结晶缺陷而劣化的 情况。这些位错基本上从SiC单晶晶片传播到SiC外延膜。需说明的是，贯通螺旋位错主 要是指在c轴方向上传播的伯格斯矢量(Burgers Vector)为ncWOOl]的位错。此外，贯 通刃状位错主要是指在c轴方向上传播的伯格斯矢量为a/3<ll-20>的位错。进一步，基底 面位错是指存在于c面的伯格斯矢量为a/3<ll-20>的位错。另一方面，已知在SiC外延膜内也产生被称为失配位错(misfitdislocation)的 位错(参照非专利文献1、2)。该失配位错是向SiC外延膜中传播的基底面位错中的一种， 在SiC单晶晶片与SiC外延膜的界面附近，在与SiC单晶晶片的切割(offcut)方向垂直的 方向(在切割方向为<11-20>的情况下，为<1-100>方向)上进行伸张。失配位错为了缓 和所述界面附近的应力(stress)而进行伸张。进而，在SiC外延膜，有时不仅形成有从SiC单晶晶片传播来的贯通刃状位错，还 形成贯通刃状位错列。具体而言，在外延生长时新产生的两个贯通刃状位错成为一对，在切 割方向为<11-20>的情况下，有时这两个位错的对在<1-100>方向上列状并列连续，形成贯 通刃状位错列。贯通刃状位错列产生的结果，外延膜一方与单晶晶片相比位错密度变高，有 时在外延生长期间结晶性会恶化。该贯通刃状位错的对，在其底部由于基底面位错而呈半 环状连结。该半环状的存在，在非专利文献3中有存在的启示，但其产生原因是不明的，所 以有效的减少贯通刃状位错列的方法不明。需说明的是，已知所述的基底面位错在开关器件中使可靠性降低，希望减少该基 底面位错。此外，贯通刃状位错列是在外延膜中新产生的刃状位错，若比较外延膜与SiC单 晶晶片的位错密度，则由于该贯通刃状位错列，外延膜一方的位错密度会变高，因此在外延 膜的高品质化这一点上，希望其减少。非专利文献 1 :X. Zhang、S. Ha、Y. Hanlumnyang、C. H. Chou、V. Rodriguez、 M. Skowronski > J. J. Sumakeris、M. J. Paisley and M. J. 0，Loughlin、J. App 1. Phys. 101 (2007)053517
非专利文献 2 :H. Jacobson、J. P. Bergman、C. Hall in、E. Janz en > T. Tuomiand H. Lendenmann> J. App 1. Phys. 95 (2004) 1485非专利文献3 :S. Haetal. Journal of Crystal Growth 262 (2004) p. 130-138

发明内容
本发明是鉴于上述情况而做出的，其目的在于提供一种减少了 SiC外延膜中的贯 通刃状位错列的外延SiC单晶衬底以及外延SiC单晶衬底的制造方法。本发明人对上述课题进行了认真研究，发现贯通刃状位错列的产生与失配位错有 直接的关系，发现了据此来减少贯通刃状位错列的方法。本发明通过采用以下的结构，从而 能够减少贯通刃状位错列。[1] 一种外延SiC单晶衬底，其特征在于，包括将c面或以大于0度且小于10度 的倾斜角度使c面倾斜得到的面作为主面的SiC单晶晶片；和形成在所述SiC单晶晶片的 所述主面上的SiC外延膜，形成于所述SiC外延膜的贯通刃状位错列的位错列密度为10列 /cm2以下。[2]根据[1]所述的外延SiC单晶衬底，其特征在于，所述SiC单晶晶片的主面，相 对于c面向<11-22>方向以大于0度且小于10度的倾斜角度倾斜。[3]根据[1]或[2]所述的外延SiC单晶衬底，其特征在于，所述贯通刃状位错列 是由所述SiC单晶晶片和所述SiC外延膜的界面附近的基底面位错的伸张而引起的。[4]根据[1] [3]的任一项所述的外延SiC单晶衬底，其特征在于，贯通刃状位 错列的长度为Imm以下。[5]根据[1] [4]的任一项所述的外延SiC单晶衬底，其特征在于，所述SiC单 晶晶片中的所述c面的结晶弯曲朝向所述主面为凸状。[6]根据[5]所述的外延SiC单晶衬底，其特征在于，所述SiC单晶晶片中的所述 c面的结晶弯曲的曲率半径具有相对于所述主面连续且一样为凸的值，该曲率半径值处于 IOm以上且1000m以下的范围。[7]根据[1] [4]的任一项所述的外延SiC单晶衬底，其特征在于，所述SiC单 晶晶片朝向与SiC外延膜相接的一侧呈凸状弯曲。[8]根据[7]所述的外延SiC单晶衬底，其特征在于，所述SiC单晶晶片朝向与SiC 外延膜相接的一侧的弯曲，具有连续且一样凸的形状，该弯曲的值为每所述SiC单晶晶片 的直径76mm处于0. 1 μ m以上且10 μ m以下的范围。[9]根据[1] [4]的任一项所述的外延SiC单晶衬底，其特征在于，所述SiC单 晶晶片具有载流子浓度的特异区域和其以外的区域，特异区域与其以外的区域的载流子浓 度的绝对值的差为50%以下。[10]根据[1] [4]的任一项所述的外延SiC单晶衬底，其特征在于，在所述 SiC外延膜与所述SiC单晶晶片之间形成有缓冲区域，所述缓冲区域被构成为缓冲区域中 包含的载流子浓度向所述SiC单晶晶片侧渐渐增加，所述载流子浓度的变化率每深度方向 0. 5μπι 为 80% 以下。[11]根据[1] [10]的任一项所述的外延SiC单晶衬底，其特征在于，所述SiC 单晶晶片的厚度为350mm以上。
[12]根据[1] [11]的任一项所述的外延SiC单晶衬底，其特征在于，所述贯通 刃状位错列相对于所述基底面位错的比例为50%以下。[13] 一种半导体器件，其特征在于，具备[1] [12]的任一项所述的外延SiC单 晶衬底。[14] 一种外延SiC单晶衬底的制造方法，所述外延SiC单晶衬底在SiC单晶晶片的所述主面上外延生长有SiC外延膜，该制造方法包括准备将c面作为主面、或将c面以大于0度且小于10度的倾斜角度倾斜的面作为 主面的SiC单晶晶片的工序；调整外延生长时的SiC单晶晶片的温度分布，使得从晶片中央部向晶片外周部具 有正的温度分布，并将外延生长时的晶片中央部与晶片外周部的温度差调整为0. rc以上 且100°C以下，在SiC单晶晶片的主面上使SiC外延膜外延生长的工序；以及得到贯通刃状位错列的位错列密度为10列/cm2以下的外延SiC单晶衬底的工序。[15]根据[14]所述的外延SiC单晶衬底的制造方法，其特征在于，所述SiC单晶 晶片的主面，相对于c面向<11-22>方向以大于0度小于10度的倾斜角度倾斜。[16]根据[14]或[15]所述的外延SiC单晶衬底的制造方法，其特征在于，作为外 延生长时的载流子气体使用氢，所述氢流量为75slm以下。[17]根据[14] [16]的任一项所述的外延SiC单晶衬底的制造方法，其特征在 于，外延生长时的温度为1600°C以上，SiC外延膜的生长速度为5ym/h以上，外延生长时的 压力为300Torr以下。[18]根据[14] [17]的任一项所述的外延SiC单晶衬底的制造方法，其特征在 于，使用所述c面的结晶弯曲朝向所述主面为凸状的SiC单晶晶片。[19]根据[18]所述的外延SiC单晶衬底的制造方法，其特征在于，所述SiC单晶 晶片中的所述c面的结晶弯曲的曲率半径具有相对于所述主面连续且一样为凸的值，该曲 率半径值处于IOm且以上IOOOm以下的范围。[20]根据[14] [17]的任一项所述的外延SiC单晶衬底的制造方法，其特征在 于，使用朝向与SiC外延膜相接的一侧呈凸状弯曲的SiC单晶晶片。[21]根据[20]所述的外延SiC单晶衬底的制造方法，其特征在于，所述SiC单晶 晶片朝向与SiC外延膜相接的一侧的弯曲，具有连续且一样凸的形状，该弯曲的大小的值 为每所述SiC单晶晶片的直径76mm处于0. Iym且以上IOym以下的范围。[22]根据[14] [17]的任一项所述的外延SiC单晶衬底的制造方法，其特征在 于，作为所述SiC单晶晶片，使用载流子浓度的特异区域与其以外的区域的载流子浓度的 绝对值的差为50%以下的SiC单晶晶片。[23]根据[14] [17]的任一项所述的外延SiC单晶衬底的制造方法，其特征在 于，包括在形成所述SiC外延膜之前在所述SiC单晶晶片上形成缓冲区域的工序，所述缓冲 区域被构成为该缓冲区域中包含的载流子浓度向所述SiC单晶晶片侧渐渐增加，所述载流 子浓度的变化率每深度方向0. 5 μ m为80%以下。[24]根据[14] [23]的任一项所述的外延SiC单晶衬底的制造方法，其特征在 于，所述SiC单晶晶片的厚度为350 μ m以上。[25]根据[14] [24]的任一项所述的外延SiC单晶衬底的制造方法，其特征在CN
于，所述贯通刃状位错列相对于所述基底面位错的比例为50%以下。[26]根据[14] [25]的任一项所述的外延SiC单晶衬底的制造方法，其特征在 于，在形成所述SiC外延膜时，使用行星式的结晶生长装置。[27] 一种半导体器件的制造方法，其特征在于，使用由权利要求14所述的制造方 法制造的外延SiC单晶衬底。需说明的是，上述[1]的外延SiC单晶衬底及上述[13]中公开的具备有[1]的外 延SiC单晶衬底的半导体装置以及上述[14]中公开的外延SiC单晶衬底是本发明的第一 方式、第二方式以及第三方式。其他的[2] [12]以及[15] [27]示出了本申请优选的 例子，本发明并不仅限定于这些。根据本发明，能够减少外延SiC单晶衬底中的SiC外延膜的贯通刃状位错列的产生。


图1是表示在本发明的实施方式中使用的外延生长装置的剖面示意图。图2是构成作为本发明的实施方式的外延SiC单晶衬底的SiC单晶晶片的剖面示 意图。图3是构成作为本发明的实施方式的外延SiC单晶衬底的SiC单晶晶片的立体示 意图。图4是作为本发明的实施方式的外延SiC单晶衬底的剖面示意图。图5是作为本发明的实施方式的外延SiC单晶衬底的立体示意图。图6是说明贯通刃状位错列的产生机制的剖面示意图。图7是说明贯通刃状位错列的产生机制的剖面示意图。图8是说明贯通刃状位错列的产生机制的剖面示意图。图9是说明贯通刃状位错列的产生机制的剖面示意图。图10是说明贯通刃状位错列的产生机制的平面示意图。图11是将实施例1的外延SiC单晶衬底的贯通刃状位错列的位错列列数设为频 度的、贯通刃状位错列的长度的柱状图。图12是将比较例1的外延SiC单晶衬底的贯通刃状位错列的位错列列数设为频 度的、贯通刃状位错列的长度的柱状图。图13是表示实验例1的外延SiC单晶衬底的SiC单晶晶片的厚度与位错列的密 度的关系的图。图14是表示实验例2的外延SiC单晶衬底的SiC单晶晶片的翘曲量与位错列的 密度的关系的图。图15是实验例3的外延SiC单晶衬底的反射X射线物相照片。图16是实验例3的外延SiC单晶衬底的K0H蚀刻后的光学显微镜照片。图17是图16的放大照片。图18是实验例4的外延SiC单晶衬底的反射X射线物相照片。图19是表示实验例4的外延SiC单晶衬底的载流子浓度分布的图。图20是实验例5的外延SiC单晶衬底的反射X射线物相照片。
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符号说明ISiC单晶晶片2SiC 外延膜
11贯通刃状位错列
具体实施例方式以下，参照附图对本发明优选的实施方式进行说明。但是，本发明并不仅限定于这 些例子。只要没有特别记载，就可以根据需要来选择数量、位置、材料等。本实施方式的外延SiC单晶衬底被构成为包括SiC单晶晶片、和在SiC单晶晶片 的主面上形成的SiC外延膜。在以往的SiC外延膜通常产生有贯通刃状位错列，但在本实施方式的外延SiC单 晶衬底中，该位错列密度为10列/cm2以下。当位错列密度为10列/cm2以下时，能够在外 延SiC单晶衬底上形成了器件的情况下降低器件的劣化。需说明的是，为了也在大电流器 件中使用，位错列密度更优选为0列/cm2以上0. 5列/cm2以下，进而最优选的是贯通刃状 位错密度为零。贯通刃状位错列是一对贯通刃状位错因基底面位错而连接为半环状而成的。在由 溶融KOH对SiC外延膜的表面进行蚀刻处理、利用光学显微镜观察蚀刻后的SiC外延膜的 表面时，该贯通刃状位错列被观察为呈线状连结了由一对贯通刃状位错引起的凹陷(pit)。 在本实施方式的外延SiC单晶衬底中，如此观察到的一组贯通刃状位错列的长度优选为 Imm以下。更优选的是Omm以上0. Imm以下，若为Omm以上0.01mm以下则更加优选。通过 为Imm以下，从而在外延SiC单晶衬底上形成了器件的情况下能够降低器件的成品率劣化。该贯通刃状位错列是由SiC单晶晶片与SiC外延膜的界面附近的基底面位错的伸 张引起的。也即是，内存于SiC单晶晶片的基底面位错传播至SiC外延膜，该传播来的基底 面位错的一部分成为在SiC单晶晶片与SiC外延膜的界面附近伸张的失配位错。并且，该 失配位错以缓和所述界面附近的应力的方式伸张，在外延膜的生长面附近，失配位错的前 端被转换为贯通刃状位错，该贯通刃状位错最终变为贯通刃状位错列。因此，为了减少贯通 刃状位错列，进行以下的(I) (III)的至少任一方、优选进行全部是有效的。(I)通过降低SiC外延膜的所述界面附近的应力从而抑制失配位错的伸张。(II)抑制失配位错的原因即基底面位错从SiC单晶晶片向SiC外延膜的传播。(III)通过使SiC外延膜的生长条件最佳化从而抑制从失配位错向贯通刃状位错 的转换。为了降低如(I)中所记载的那样的所述界面附近的应力，使作为SiC外延膜的基 材的SiC单晶晶片最佳化即可。也即是，在本实施方式中，优选使用以下结构的SiC单晶晶 片。本实施方式涉及的SiC单晶晶片，是将c面作为主面、或将以大于0度小于10度 的倾斜角度使c面倾斜得到的面作为主面的单晶晶片，具体而言是4H-SiC型的单晶晶片。 在使用主面相对于c面倾斜的晶片的情况下，优选主面相对于c面在<11-20>方向上以大 于0度小于10度的倾斜角度倾斜。需说明的是，SiC单晶晶片的主面是指层积SiC外延膜 的面。此外，c面是指4H-SiC结晶的(0001)面。进一步，关于表示本说明书中的结晶的方位的米勒指数(miller indices)的表记，例如表记为<11_20>方向时的所述[_2]，意味着 本来在[2]之上标记上划线。SiC单晶晶片，将SiC结晶的c面((0001)面)作为主面、或将以大于0度小于 10度的倾斜角度使c面倾斜得到的面作为主面，由此能够使由与SiC单晶晶片相同类型的 4H-SiC结晶构成的SiC外延膜在SiC单晶晶片上生长。此外，SiC单晶晶片，优选c面的结晶弯曲朝向晶片的主面连续且一样为凸状。c面的结晶弯曲连续且一样为凸状，意味着c面的结晶弯曲没有棱角而是圆滑的状态、且在 SiC单晶晶片内没有部分变为凹状的情况。c面的结晶弯曲的曲率半径优选处于IOm以上 IOOOm以下的范围，更优选为IOm以上300m以下。c面的结晶弯曲朝向主面为凸状，由此在 SiC外延膜产生张力，膨胀性应力变得显著，另一方面压缩性应力得以缓和，由此能够降低 贯通刃状位错列的位错列密度。在此，在结晶弯曲的曲率半径小于IOm的情况下，对SiC夕卜 延膜施加的膨胀性应力变得过大，密度增大的可能性变高，在c面的结晶弯曲的曲率半径 大于IOOOm的情况下，结晶弯曲实质上为零，难以将结晶弯曲设为连续且一样为凸状。此外，SiC单晶晶片，优选朝向主面朝即向与SiC外延膜相接的一侧连续且一样呈 凸状翘曲。晶片朝向主面即朝向与SiC外延膜相接的一侧连续且一样呈凸状翘曲，意味着 晶片的结晶弯曲是没有棱角而圆滑的状态、且没有部分变为凹状的情况。SiC单晶晶片的 弯曲的大小(翘曲)，优选为每SiC单晶晶片的直径76mm处于0. 1 μ m以上10 μ m以下的 范围。更优选的是5μπι以上ΙΟμπι以下。SiC单晶晶片朝向与SiC外延膜相接的一侧呈 凸状翘曲，由此在SiC外延膜产生张力，膨胀性应力变得显著，另一方面压缩性应力得以缓 和，由此能够降低贯通刃状位错列的位错列密度。测量上述翘曲并进行定量化的方法有几种，但在本说明书中使用Warp的值。在未 夹紧晶片的自由状态下进行测量，将焦平面作为基准面，Warp定义为从该面向上下方向偏 离的最大值的合计。Warp是晶片的翘曲的定量化时一般使用的指标之一。在晶片形状是一 样向上凸等简单形状的情况下，Warp的测量值对应于一般定义下的翘曲的值，由此可以认 为是一致的。在本文中，在出现形状时使用“翘曲”进行说明，此外在实施例中需要特别明示 定量化的方法的情况下使用“Warp”。在此，每SiC单晶晶片的直径76mm翘曲小于0. Ιμπι 的情况下，翘曲实质上变为零，难以使翘曲连续且一样为凸状，每SiC单晶晶片的直径76mm 翘曲大于10 μ m的情况下，在SiC外延膜施加的膨胀性应力变得过大，贯通刃状位错列的位 错列密度增大的可能性变高。需说明的是，在本发明中规定为优选每单晶晶片的直径76mm晶片的翘曲的大小 处于0. Ιμπι以上ΙΟμπι以下的范围。但是，该规定并不是将本发明中的SiC单晶晶片的直 径仅限定于76mm(3英寸)。在本发明中也能优选使用其他直径的单晶晶片，优选的翘曲的 范围也可以与晶片的直径对应地改变。例如，如果是直径2英寸的晶片，则翘曲量的范围为 0. 067 μ m 6. 7 μ m,如果是直径3英寸的晶片，则翘曲量的范围为0. 1 μ m 10 μ m，如果是 直径4英寸的晶片，则翘曲量的范围为0. 13μπι 13.3μπι。这样在本发明中，能够规定翘 曲量与直径的关系。在本发明中，作为SiC单晶晶片，使用满足c面弯曲、或SiC单晶晶片自身朝向主 面即朝向与SiC外延膜相接的一侧呈凸状翘曲的任一方的晶片即可。另外，也可以使用c 面弯曲且SiC单晶晶片自身呈凸状翘曲的晶片。
进一步，在本实施方式的SiC单晶晶片中，为了控制电阻而优选添加氮等掺杂物 (dopant)。掺杂物的浓度(载流子浓度)例如优选1 X IO15 1 X 1019cm_3左右的范围，更优 选 IXlO15 IXlO17Cm-3 的范围。此外，SiC单晶晶片的掺杂物浓度优选晶片的主面的面内为恒定的浓度，但在SiC单晶晶片的制造过程中有时在掺杂物浓度产生分布。例如，主面上的某区域内的掺杂物浓 度，有时比主面上的其他区域内的掺杂物浓度高。在本实施方式中，将掺杂物浓度变高的区 域称为“载流子浓度的特异区域”，将其他区域称为“其以外的区域”。该特异区域例如在主 面上表现为岛状。本实施方式的SiC单晶晶片，优选使用特异区域的掺杂物浓度与其以外 的区域的掺杂物浓度的绝对值的差为50%以下的晶片。换言之，在将特异区域的掺杂物浓 度设为a(cnT3)、将其以外的区域的掺杂物浓度设为McnT3)的情况下，优选b/a处于0.5以 上1以下的范围。当特异区域与其以外的引起的掺杂物浓度的差超过50%时(b/a小于0.5 时)，因为贯通刃状位错列的位错列密度增大，因此是不优选的。以下，对将特异区域与其以外的区域的掺杂物浓度的差限定为50%以下的理由进 行说明。SiC单晶具有随着掺杂物浓度增加而SiC结晶的晶格常数减小的性质。因此，载流 子浓度的特异区域内的SiC的晶格常数与其以外的区域的晶格常数相比变小。此外，SiC外 延膜的晶格常数本来由掺杂物浓度确定，但实际上也受到作为外延膜生长的基底的SiC单 晶晶片的晶格常数的影响。在此，当在载流子浓度的特异区域上外延生长SiC外延膜时，因为该SiC外延膜 以与特异区域的SiC单晶的晶格常数相符合的方式生长，所以在该部分的主面内上形成的 SiC外延膜的晶格常数比本来的外延膜的晶格常数小。另一方面，因为在其以外的区域上形成的SiC外延膜以与其以外的区域的SiC单 晶的晶格常数相符合的方式生长，所以与特异区域上的外延膜相比，在该部分的主面内上 形成的SiC外延膜的晶格常数变大。这样，由于存在特异区域，在SiC外延膜的主面内产生晶格常数大的部分和小的 部分。主面内的晶格常数小的部分，成为在外延膜施加了压缩应力的状态。因此，在特异区 域中贯通刃状位错列的位错列密度容易增大。本发明人发现了与主面的特异区域的面积比相比，将特异区域与其以外的区域的 掺杂物浓度的差设为50%以下，在降低贯通刃状位错列的位错列密度时是有效的。通过将 掺杂物浓度差设为50%以下，从而更容易使贯通刃状位错列的位错列密度为10列/cm2以 下。需说明的是，在将掺杂物浓度的差设为50%以下的情况下，更优选的是，同时使 SiC单晶晶片的C面的结晶弯曲朝向晶片的主面成为凸状、或SiC单晶晶片朝向与SiC外延 膜相接的一侧而弯曲为凸状。进一步，SiC单晶晶片的厚度优选为350 μ m以上。更优选的是350 μ m以上600 μ m 以下。当厚度为350 μ m以上时，能够充分地抑制由外延生长时的热分布引起的SiC单晶晶 片的翘曲的增大。由此，在SiC外延膜施加的应力变小，从而能够减少外延膜中的失配位错 的数量，能够降低贯通刃状位错列的位错列密度。在此，在SiC单晶晶片的厚度小于350 μ m 的情况下，由外延生长时的热分布的不均勻引起的SiC单晶晶片的翘曲会变大，在SiC外延膜施加的应力变大。由此，外延膜中的失配位错的数量增大，因此贯通刃状位错列的位错列 密度增大的可能性提高。在本实施方式中，SiC外延膜的厚度、向SiC外延膜导入氮等掺杂物时的掺杂物浓度(载流子浓度)，没有特别限制，可以根据需要来选择。SiC外延厚度优选为1 ΙΟΟμπι左右，更优选的是6 ΙΟμπι左右。此外，SiC外延膜的掺杂物浓度例如设为 1 X IO15 1 X IO19CnT3左右的范围，比SiC单晶晶片的掺杂物浓度低，这能够提高在外延SiC 单晶衬底上形成的器件的耐压，在这一点上是优选的。更优选的掺杂物浓度为大于等于 0. 5 X IO16CnT3 小于 IXlO17Cnr3 的范围。此外，优选在SiC外延膜的与SiC单晶晶片相接的一侧设置缓冲区域。该缓冲区域是缓和SiC外延膜与SiC单晶晶片的掺杂物浓度差的区域，被构成为在该缓冲区域中包含 的掺杂物浓度(载流子浓度)向SiC单晶晶片侧渐渐增大。缓冲区域的厚度优选为0. ιμπι 以上5 μ m以下，更优选的是0. 1 μ m以上3 μ m以下。该缓冲区域优选与SiC单晶晶片相接。SiC单晶晶片的掺杂物浓度比SiC外延膜的掺杂物浓度高。因此，在SiC单晶晶片 与SiC外延膜的界面容易引起应力集中，处于容易出现界面位错的状况。于是，通过在SiC 外延膜的与SiC单晶晶片相接的一侧形成缓冲区域，从而使SiC外延膜与SiC单晶晶片的 界面的应力集中缓和，由此能够防止界面位错的产生，从而降低贯通刃状位错列的位错列
也/又。此外，缓冲区域内的载流子浓度的变化率，优选沿从外延膜向SiC单晶晶片的方 向，每0. 5 μ m的深度为80 %以下。(载流子浓度的变化率是指，在载流子浓度在上述的方 向上变化的情况下，将载流子浓度高的部分的浓度值作为基准，以比率来表示变化量的值 的比例)当变化率超过80%时，掺杂物浓度的变化幅度变得过大，外延膜中的应力增大，贯 通刃状位错列的位错列密度容易增大，因此不优选。在SiC外延膜的生长过程中，缓冲区域以使掺杂物浓度渐渐减少的方式进行控 制，由此能够变为与SiC外延膜一体地进行形成。缓冲区域的厚度，与SiC单晶晶片以及 SiC外延膜的各掺杂物浓度相符合来适当设定即可。接着，对本实施方式的外延SiC单晶衬底的制造方法进行说明。首先，准备上述的SiC单晶晶片。SiC单晶晶片的主面优选通过RCA洗净等来预先 进行前处理。接着，将SiC单晶晶片导入外延生长装置。用于SiC外延生长的装置已提出了几种 方式，只要能够控制生长条件，则没有特别限定，可以根据需要来选择。在本实施方式中，使 用在量产性方面优良的行星式的外延生长装置。行星式的外延生长装置是从中央部进行气 体供给的形式的生长装置。在该行星式外延生长装置中，以气体的供给口为中心水平地配 置多个晶片。并且，是以气体供给口为中心使全部晶片进行公转、并且使晶片自身以晶片中 心为轴进行自转的水平自公转型的外延生长装置。此外，作为该生长装置，优选使用与SiC 单晶晶片相对的部分也过热的热壁(hot wall)式。图1中示出外延生长装置的一个例子。图1所示的外延生长装置101被概略构成 为包括由石墨构成的圆盘状的行星部件(planetary) 102、由石墨构成的圆盘状的顶部件 (ceiling) 103、设置在行星部件102与顶部件103之间的反应室104、贯通顶部件103的中 央部来向反应室104内供给气体的气体供给部105、以及分别对行星部件102和顶部件103进行加热的高频线圈106、107。在行星部件102的下面中央部安装有公转用旋转轴102a，另外在上面周边部以包 围上面中央部的方式设置多个SiC单晶晶片的设置部102b(SUSC印tor，承载盘)。在各设 置部102b安装有未图示的自转用旋转轴。此外，公转用旋转轴102a配置在气体供给部105 的正下方。通过上述结构，以气体供给部105为中心轴，通过行星部件102使SiC单晶晶片进 行公转，并且以SiC单晶晶片的中心为轴，通过设置部102b使SiC单晶晶片自身进行自转。在这样的生长装置中，利用配置在中心部的气体供给部105来导入较冷的气体， 在行星部件102的中心部难以进行感应加热，一般而言随着接近中心部，行星部件102的温 度容易降低。受到该影响，自转的各承载盘102b的外周部、即设置在承载盘102b上的SiC 单晶晶片的外周部的温度有下降的趋势。因此，在一般的行星式的外延生长装置中，设置的 SiC单晶晶片，具有在晶片中央部温度最高、随着往晶片外周部而温度降低的温度梯度。该 SiC单晶晶片的温度梯度，在外延生长过程中使SiC单晶晶片的中央部产生压缩性的应力。该SiC单晶晶片的温度梯度根据导入的气体的流量和/或感应加热线圈的位置的 变更等而变化。在本实施方式中，优选以具有晶片中央部温度最低、随着往晶片外周部而温 度变高的温度梯度的方式，调整导入的气体的流量和/或感应加热线圈的位置。接着，使SiC外延膜在SiC单晶晶片的主面上生长。在将SiC单晶晶片设置于图1的外延生长装置后，从气体供给部供给载流子气体 和原料气体。原料气体、载流子气体以及掺杂物气体等可以根据需要来选择。例如，作为原 料气体能够使用C3H8的混合气体，作为载流子气体能够使用氢。此外，可以导入氮 来作为掺杂物气体。此外，原料气体中的C/Si摩尔比优选为0.3 3左右。此外，作为载 流子气体使用了氢时的氢流量优选为75slm以下，更优选为50slm以上75slm以下。此外，生长条件可以根据需要来设定。优选的是，将SiC外延膜的生长速度设为 5 y m/h以上，将生长温度设为1550°C以上，优选设为1600°C以上，将生长SiC外延膜时的环 境压力设为300Torr以下。更优选的是，将SiC外延膜的生长速度设为5 y m/h 20 y m/ h的范围，将生长温度设为1600°C 1650°C的范围，将生长SiC外延膜时的环境压力设为 50Torr 300Torr 的范围。通过在这样的生长条件下使SiC外延膜生长，从而能够抑制从失配位错向贯通刃 状位错的转换，更容易地将贯通刃状位错列的位错列密度设为10列/cm2以下。此外，优选的是，将外延生长时的SiC单晶晶片的温度分布设为从晶片中央部到 晶片外周部连续且一样为正的温度分布，即从晶片中央部向外周部使温度渐渐上升，并且 将晶片中央部与晶片外周部的温度差设在0. rc以上ioo°c以下的范围。通过如上所述那 样控制SiC单晶晶片的温度分布，从而在SiC外延膜的晶片中央部产生膨胀性的应力。特 别地，在使用了朝向与SiC外延膜相接的一侧翘曲为凸状的SiC单晶晶片的情况下，SiC外 延膜上的膨胀性的应力更强。由此，能够抑制从失配位错向贯通刃状位错的转换。在此，在晶片中央部与晶片外周部的温度差低于0. 1°C的情况下，温度梯度实质上 变为零，难以使温度分别连续且一样为正，在晶片中央部与晶片外周部的温度差高于100°c 的情况下，温度分布变得过大，缺陷密度增大的可能性提高。利用上述的制造条件使SiC外延膜生长，由此贯通刃状位错列相对于包含SiC外
12延膜中的失配位错的基底面位错的比例变为50%以下，更容易地使贯通刃状位错列的密度 降低。以下，以贯通刃状位错列的产生机制图为中心来说明本实施方式的作用效果。(贯通刃状位错列的产生机制)针对贯通刃状位错列的产生机制，以在由4H_SiC构成的SiC单晶晶片的主面上 形成由4H-SiC构成的SiC外延膜的情况为例子进行说明。图2和图3所示的SiC单晶晶 片1(以下，有时记为晶片)，是主面la相对于图中单点划线所示的c面((0001)面)向 <11-20>方向以大于等于0度小于10度的倾斜角度倾斜的SiC单晶晶片。需说明的是，图 中的倾斜角度是以容易理解的方式记载的，也可以与实际的倾斜角度不同。接着，如图4和图5所示，在SiC单晶晶片1上形成SiC外延膜2 (以下，有时记为 外延膜)。外延膜2中的SiC结晶的c面，如图中两点划线所示那样，被形成为与晶片1的 c面平行。此时，如图5所示，在外延膜2主要产生(a) (c)这三种基底面位错。也即是， 如图5的符号(a)所示，有如下的位错在晶片1与外延膜2的界面(以下，称为epi/sub 界面)中，内存于晶片1的基底面位错(BPD(以下记为u-BPD))在外延膜2中作为基底面 位错(以下，记为印i-BPD)进行传播。此外，如图5的符号(b)所示，有如下的位错SiC单 晶晶片1中的贯通刃状位错(TED(以下，记为u-TED))在印i/sub界面附近转换为基底面 位错并在SiC外延膜2中作为基底面位错(印i-BPD)进行传播。进一步，如图5的符号(c) 所示，有如下的位错在印i/sub界面附近或印i/sub界面附近以外的外延膜中，生成新的 基底面位错(印i-BPD)，在SiC外延膜2中作为BPD进行传播。这些SiC外延膜2中的基底 面位错的一部分也有如下的位错在外延生长期间被转换为贯通刃状位错，以后作为贯通 刃状位错进行传播。在外延膜2上，在外延生长时与晶片1之间产生应力，但当该应力大于某临界值 时，如图5的符号(d)所示，为了缓和epi/sub界面附近的应力，在外延生长期间，在epi/ sub界面附近，外延膜中的基底面位错epi-BPD在与切割方向垂直的方向上伸张。将在与该 切割方向垂直的方向上伸张的印i-BPD称为失配位错(以下，记为MFD)。此时，作为失配位错的前端部的印i-BPD的前端出现在外延膜2的生长表面2a。 该前端被epi/sub界面附近的失配位错的伸张所牵引，前端位置在与切割方向垂直的方向 上移动。例如，在使用沿<11-20>方向切割的SiC单晶晶片时，印i/sub界面附近的失配位 错MFD的伸张方向以及失配位错MFD的前端在外延膜表面上的移动方向，都变为<1-100> 方向。如图6所示，在外延生长期间，在失配位错MFD的前端位置在与切割方向 11-20 垂直的方向(<1-100>方向)上移动的过程中，在一部分的失配位错中，作为前 端部的基底面位错(记为印i-BPDl)在外延生长表面部分中变换为贯通刃状位错(TED(以 下，记为印i-TEDl))。进一步，通过变换为该印i-TEDl的部分，epi-BPDl的移动被牵制 (pinning)。牵制后，如图7所示，也因为失配位错MFD的印i/sub界面附近的伸张继续，所 以受其牵引，失配位错MFD与印i-TEDl之间的印i-BDl在SiC外延膜2中变为弓状的形状。如图8所示，在变为了弓状的形状的印i-BPDl的外延膜的生长表面2a附近， epi-BPDl与生长表面2a大致平行，通过镜像力印i_BPDl还受到生长表面2a吸引。此时，epi-BPDl的前端变为印i-TEDl，且已被牵制。受到生长表面2a吸引的弓状部分的延长部、 即epi-BPDl，如图9所示，出现在外延膜的生长表面2a上，在此变换为另外的贯通刃状位错 (TED(以下，称为 epi-TED2)。并且，在印i-BPDl的弓状的延长部的前端部分的一部分出现在生长面2a时，在 表面形成2个印i-BPDl的端部，然后各自变为印i-TED(—对印i-TEDl的一方和一对 印i-TED2的一方)的表面的端部。因此，如图10所示，TED必定形成为两对。然后，在外延 膜中进一步移动的epi-BPDl，因在其前端新形成的另外的TED而再度被牵制，以后重复这 些现象。在失配位错的印i/sub界面附近的伸张停止之前，即在epi/sub界面附近的应力 被充分缓和之前，重复图6 图10中说明的现象，作为结果，形成在epi/sub界面附近伸张 的失配位错、和在外延膜中生成的TED列11。这样，TED列的产生与失配位错有直接的关系。TED列在其底面具有BPD。因此， 与BPD同样地对器件的可靠性产生坏影响。从该产生机制可以明确，从一个失配位错产生 多个由TED对构成的TED列。也即是，TED列的产生意味着BPD的增殖，所以减少TED列是
重要的。根据上述机制，作为减少TED列的方法有如下方法(1)防止生成在印i/sub界面 附近在与切割方向垂直的方向上伸张的失配位错；和(2)不使伴随失配位错在外延膜2中 移动的印i_BPD(以下，记为印i-MFD/BPD)变换为贯通刃状位错而使其作为失配位错不变 地生长。通过使用这些方法，能够制造TED列少的高品质的外延SiC单晶衬底。以下对方 法⑴和方法⑵进行说明。(关于上述方法(1)防止生成失配位错的方法)如上所述，失配位错为了缓和印i/sub界面附近的应力而伸张，所以为了防止失 配位错的伸张，降低所述界面附近的应力即可。该所述界面附近的应力是由晶片的结晶弯 曲、晶片自身的翘曲、或外延生长时的晶片的温度分布等引起的。关于由晶片的结晶弯曲和/或翘曲、或晶片的温度分布引起作为生成失配位错的 起源的应力的情况，可以如以下所述进行说明。在晶片上，基底面位错u-BPD在衬底表面以103个/cm2 104个/cm2左右的密度 而存在。由于存在这些u-BPD，作为SiC单晶晶片的基底面的c面((0001)面)弯曲为凹或凸。在包含这样的u-BPD的晶片的主面上，当进行台阶流动(st印flow)外延生长时， 出现在晶片的主面的多数u-BPD(通常90%以上)，结果在外延膜中变换为贯通刃状位错 TED。此时，外延膜的{1-100}面由于TED的配置而弯曲。也即是，如上所述，在晶片中，由于在晶片中存在u-BPD，c面变为凹或凸的形状， 与此相对，在外延膜中，在进行外延生长时外延膜中印i-BPDl变换为epi-TED，因此c面的 弯曲成分消失，取而代之在外延膜中{1-100}面成为凹或凸的形状。因此，通过在c面为凹 或凸的晶片的主面上，层积c面平坦且(1-100)面为凹或凸的外延膜，其结果在epi/sub界 面附近形成应力。该所述界面附近的压力的大小，由于晶片中的BPD密度和/或SiC单晶 晶片的c面的结晶弯曲度等而受到影响。这样，在相对于具有由存在u-BPD引起的结晶弯曲的晶片而进行外延生长的情况下，随着外延膜的膜厚的增加，印i/sub界面附近的应力增大。并且，当所述界面附近的压 力超过某值以上时，在印i/sub界面附近生成失配位错。需说明的是，晶片的c面((0001)面)，有时在晶片中不存在u-BPD时也弹性弯曲。 这样的弹性的结晶弯曲，是由晶片的表面与背面的表面状态(研磨等)的差异和/或晶片 内的温度分布等而引起的。在该情况下，与晶片的弯曲相应地外延膜的c面((0001)面)也 弯曲，随着外延膜的膜厚增加，对在外延膜施加的应力增大。并且，在外延膜的膜厚达到了 临界膜厚的时刻，在其临界膜厚的部分生成失配位错。该应力的大小由晶片的主面和与主 面相反侧的面的表面状态的差异、和/或晶片内的温度分布来决定。晶片在外延生长炉内 设置在承载盘上，在对承载盘施加了高频感应加热的状态下使气体向晶片流动的情况下， 根据承载盘的温度分布(在热壁式的外延生长炉的情况下也包括顶部件温度分布)、晶片 的翘曲、以及气体的流量和/或压力等，确定晶片的面方向以及剖面垂直方向的温度分布， 分别对施加于外延膜中的应力的大小产生影响。在实际的4H_SiC的外延生长中，认为混合存在由于晶片中的u-BPD在外延膜内变 换为TED而引起的界面性应力、和由于SiC单晶晶片的弹性弯曲而引起的应力。根据以上所述，为了减轻在epi/sub界面附近引起失配位错向与切割方向垂直的 方向的伸张的应力，能够列举以下的⑴ (iv)作为对策。(i)降低SiC单晶晶片的u-BPD密度，或降低SiC单晶晶片的结晶弯曲。(ii)降低SiC单晶晶片的翘曲。(iii)在外延生长炉内使承载盘的温度分布均一化。(iv)调整气体的流量、压力，使得晶片的温度分布变得最小。认为实际上难以在实质上全部实现上述(i) (iv)。本发明人进行了认真的研 究，明确了以下几点。(A)在晶片的结晶弯曲为凹的部分，失配位错的生成变显著，但在凸的部分，没有 生成失配位错。(B)在晶片的翘曲为凹的部分，失配位错的生成变显著，但在凸的部分，没有生成 失配位错。(C)在晶片的温度分布在晶片外周部降低的情况下，在晶片中央部失配位错的生 成变显著，但在晶片的温度分布在晶片外周部没有降低的情况下，在晶片中央部没有生成 失配位错。如下所述说明判明的上述㈧。在晶片的c面的结晶弯曲为凹的情况下，晶片中的u-BPD在外延生长时在外延膜 中变换为TED，由此在外延膜施加压缩性应力。另一方面，在SiC单晶晶片的c面的结晶弯 曲为凸的情况下，晶片中的U-BPD在外延生长时在外延膜中变换为TED，由此在外延膜施加 膨胀性应力。此外，在晶片的c面的结晶弯曲为凹的情况下，随着外延膜的膜厚增加，外延膜的 结晶晶格收缩，所以进一步在外延膜施加压缩性应力。另一方面，在晶片的c面的结晶弯曲 为凸的情况下，随着外延膜的膜厚增加，外延膜的结晶晶格扩大，所以进一步在外延膜施加 膨胀性应力。在这些情况下，即使施加的力是具有相同绝对值的压力，在外延膜施加压缩性 应力的情况下，失配位错的生成也变得显著，在外延膜施加膨胀性应力的情况下，也难以引起失配位错的生成。也即是，通过使SiC单晶晶片的c面的结晶弯曲朝向晶片的主面侧为 凸，从而能够防止失配位错的伸张，并且也能够防止产生失配位错的生成为产生起源的TED 列。接着，如下所述说明判明的上述(B)。在将主面设为上侧时的晶片的翘曲变为凹状的情况下，位于外延生长炉的晶片与 加热承载盘的接触仅为晶片中央部。因此，在外延生长时变得对晶片中央部过度加热。此 时，从晶片中央部到晶片外周部产生负的温度梯度，也即是向外周部温度下降，其结果，在 晶片中央部施加压缩性的应力。这是因为晶片面内温度高时施加压缩性的应力，温度低时 施加膨胀性的应力。因为晶片的翘曲为凹，所以在晶片的主面侧产生压缩性应力。在该情 况下，在晶片外周部由温度梯度引起的膨胀性的应力与由翘曲引起的压缩性的应力相抵。另一方面，在晶片的翘曲朝向与SiC外延膜相接的一侧、即朝向主面侧为凸状的 情况下，晶片与加热承载盘的接触部变为晶片外周部，变得对外周部过度加热。此时，从晶 片中央部到晶片外周部产生正的温度梯度，也即是向外周部温度上升，其结果，在晶片中央 部施加膨胀性的应力。因为晶片的弯曲为凸，所以在晶片的主面侧的晶片中央部产生膨胀 性应力。在该情况下，在晶片外周部，由温度梯度引起的压缩性的应力与由翘曲引起的膨胀 性的应力相抵。在这些情况下，即使是相同绝对值的应力，在外延膜施加压缩性应力的情况下，失 配位错的生成也变得显著，在外延膜施加膨胀性应力的情况下，也难以引起失配位错的生 成。也即是，通过使晶片的翘曲朝向与SiC外延膜相接的一侧而为凸，从而能够防止失配位 错的伸张，并且也能够防止产生失配位错的生成为产生起源的TED列。接着，如下所述说明判明的上述(C)。如上述(A)和(B)所述那样，在晶片的c面的结晶弯曲为凸的情况下、晶片的翘 曲为凸的情况下，抑制失配位错的生成。另一方面，在c面的结晶弯曲为凹的情况下、晶片 的翘曲为凹的情况下，在晶片中央部在外延膜产生压缩性的应力，其结果，可能生成失配位 错。如上述说明的那样，在晶片的温度从晶片中央部到外周部具有正的温度分布的情况下， 由于该温度梯度而在晶片中央部施加膨胀性的应力。因此，在晶片的温度被设为从晶片中 央部到外周部具有正的温度分布的情况下，在c面的结晶弯曲为凹的情况下、晶片的翘曲 为凹的情况下，向该晶片中央部的外延膜的压缩性应力也被抵销。作为其结果，能够防止失 配位错的伸张，并且也能够防止产生失配位错的生成为产生起源的TED列。关于晶片的温度梯度，除了外延生长炉中的承载盘自身的温度分布之外，还能够 通过流向晶片的气体的流量和/或压力来进行控制。在从中央部进行气体供给的行星式的 外延生长装置中，其气体流从自转的晶片的外周部侧到达晶片，所以晶片的外周部由于气 体流而最初被冷却。因此，在与通常的行星式同类的外延生长装置的配置(setting)中，使 得晶片的温度从晶片中央部到外周部取为负的温度分布。然而，对于该温度梯度，通过适当地调整在承载盘施加的高频感应量的分布，从而 能够使得晶片的温度从晶片中央部到外周部取为正的温度分布。如上所述，根据本发明，即使SiC单晶晶片的结晶弯曲、SiC单晶晶片的翘曲、或 SiC单晶晶片的温度分布实质上不为零，通过控制结晶弯曲的方向、翘曲的方向、以及温度 分布的方向，也能够控制在外延膜施加的应力的方向，作为结果能够防止失配位错在epi/sub界面附近在与切割方向垂直的方向上伸张。(关于上述方法(2)不使BPD变换为TED而作为BPD不变地进行生长的方法)接着，对上述方法(2)进行说明。如在TED列的生成机制中说明的那样，由于印i-MFD/BPD的前端部在外延生长表面变换为印i-TED，从而引起TED列的生成。因此，在外延生长期间，即使印i-MFD/BPD的前端位置在与切割方向垂直的方向 上移动而生成失配位错，若该印i-MFD/BPD的前端部不变换为epi-TED，则在外延膜中也不 会生成TED列。外延膜中印i-MFD/BPD变换为^i-TED的比例，能够通过外延膜的生长速 度、生长温度、以及环境压力等来控制，在适当的生长条件下能够将该比例设为50%以下。如果列举用于尽可能不将BPD变换为TED的具体例子，则优选的是，在晶片的主面 上形成外延膜的外延SiC单晶衬底的制造中，将外延生长时的SiC单晶晶片的温度分布从 晶片中央部沿晶片外周部取为正的温度分布，并且将晶片中央部与晶片外周部的温度差取 为OAV以上100°C以下后，将外延膜的生长速度设为5 μ m/h以上，将生长温度设为1600°C 以上，将生长外延膜时的环境压力设为300Τοπ·以下。根据上述条件，能够抑制从失配位错MFD向贯通刃状位错TED的转换，能够减少 TED 列。若外延膜的生长条件离开上述的范围，则不能抑制从失配位错MFD向贯通刃状位 错TED的转换，可能变得不能减少TED列的密度。此外，如上所述，在各过程中，作为位错列的产生要因，在外延膜施加压缩性应力 成为最大的要因。在本实施方式的外延SiC单晶衬底中，为了得到希望的电气特性，对SiC 单晶晶片和/或SiC外延膜进行掺杂(doping)。在通常进行的η型掺杂中，作为掺杂物使 用氮。氮以与作为母体的SiC结晶中的C进行置换的形式而存在于结晶中。因此，在高浓 度地掺杂了氮的情况下，SiC的晶格常数沿变小的方向移动。因此，在SiC外延膜与SiC单 晶晶片的界面中，假定在由于掺杂物而存在载流子浓度差的情况下，一般因为后述的理由 而向晶片掺杂高浓度的氮，在外延膜侧施加压缩应力(压缩性应力)。成为位错列的产生原 因的压缩应力是在SiC单晶晶片的主面内局部产生的，如在此之前所述的那样，各种要因 紧密结合而极其复杂。这样的由掺杂引起的应力的降低，也认为是在减少位错列时应该考 虑的重要方法之一。在SiC单晶晶片中，根据晶片生长的条件，在晶片的主面内，有时产生特异部分， 该特异部分产生与其以外的部分的载流子浓度的差异，这被称为一个方面(facet，特征)。 在作为掺杂物使用氮的情况下，该特异部分与其周边部分相比载流子浓度变高。因此，在该 特异部分与其周边部分的边界部分，产生大的载流子浓度梯度。当在这样的SiC单晶晶片上层积SiC外延膜时，在特异部分的边界附近，产生由 SiC外延膜与SiC单晶晶片的晶格常数差引起的复杂的应力。实际上使用具有这样的特异 区域的SiC单晶晶片来进行外延生长的结果，可以确认为在周边部产生位错列的可能性更
尚O因此，优选使用不具有特异区域与其以外的区域的载流子浓度的差大于50%的特 异区域的SiC单晶晶片。一般而言，SiC单晶晶片为了减小电阻而掺杂高浓度的氮，另一方面，根据反向耐压的设计上的要求，在SiC外延膜掺杂低浓度的氮。因此，认为在外延层施加压缩应力。为 了缓和由这样的载流子浓度差引起的应力，在外延SiC单晶衬底中，希望取得减小载流子 浓度变化的对策。特别地，优选设置如下的缓冲区域，该缓冲区域在SiC外延膜内深度方向 的任意位置的0. 5 ii m时载流子浓度变化率为80%以下。本实施方式的外延SiC单晶衬底及其制造方法，优选用于例如功率晶体管、逆变 器这样的被称为所谓功率器件的领域的半导体器件及发光二极管等半导体发光元件、以及 他们的制造方法。以下，利用实施例对本发明进行更详细的说明。(实施例1)作为4H型的SiC单晶晶片，准备了将c面((0001)面)向<11_20>方向倾斜8° 得到的Si面作为主面、直径为2英寸(50mm)的晶片。该晶片的厚度为350 y m，晶片整体向 与SiC外延膜相接的一侧翘曲为凸状。翘曲量以Warp的测量值为5 u m。接着，作为前处理对SiC单晶晶片进行了有机溶剂洗净、酸及碱洗净以及充分地 水洗。外延膜向SiC单晶晶片的生长，使用高频感应加热方式的横式CVD(ChemiCal Vapor D印osition:化学气相沉淀)装置来进行。使用了 SiC单晶晶片水平地配置在承载 盘上面、与对向的顶部件一起加热的热壁方式的装置。在将SiC单晶晶片水平地配置在承载盘上之后，在进行了真空排气后导入氢气 体，调整为200mbar的减压环境。然后，升温至1620°C，进行了厚度10 y m的SiC外延膜的 生长。使用氢作为载流子气体，使用SiH4和C3H6的混合气体作为原料气体，供给了 N2作 为掺杂物。将生长速度设为了 5 ym/h，将载流子浓度设为了 lX1016cm_3。如此一来，制造出实施例1的外延SiC单晶衬底。关于实施例1的外延SiC单晶衬底，为了测量由印i/sub界面附近的基底面位错 (BPD)的伸张引起的贯通刃状位错列(TED列)的位错列密度，以510°C的溶融K0H进行5 分钟的蚀刻，然后在光学显微镜下观察外延膜，由此对贯通刃状位错列的长度和数量进行 计数。图11中示出将贯通刃状位错列的位错列列数的产生数设为频度(纵轴)、将贯通 刃状位错列的长度设为横轴的柱状图及度数分布表。如图11所示，贯通刃状位错列，最大长度的位错列为1mm以下，外延膜中的位错列 密度为2. 0列/cm2。(比较例1)作为4H_SiC的SiC单晶晶片，准备了将c面((0001)面)向<11_20>方向倾斜 8°而得到的Si面作为主面、直径为3英寸(76mm)的晶片。该晶片的厚度为350 y m，晶片 整体向与SiC外延膜相接的一侧翘曲为凹状。翘曲量以Warp的测量值为15iim。除了使用该SiC单晶晶片以外，通过与上述实施例1同样地进行外延膜的形成，从 而制造出比较例1的外延SiC单晶衬底。关于比较例1的外延SiC单晶衬底，与实施例1的情况同样地对贯通刃状位错列 的长度和数量进行计数。
图12中示出将贯通刃状位错列的位错列列数的产生数设为频度(纵轴)、将贯通 刃状位错列的长度设为横轴的柱状图及度数分布表。如图12所示，外延膜中的贯通刃状位错列的位错密度为27.0列/cm2。此外，贯通 刃状位错列产生了较多的长度1mm以上的位错列。(实验例1)以研究SiC单晶晶片的厚度对贯通刃状位错列的位错列密度的影响为目的，对厚 度不同的多个晶片进行了比较。作为4H_SiC的SiC单晶晶片，准备了将c面((0001)面)向<11_20>方向倾斜 8°而得到的Si面作为主面、直径为3英寸(76mm)、厚度为280 370 ym的晶片。使用晶 片整体向与SiC外延膜相接的一侧翘曲为凹状的晶片。翘曲量以Warp的测量值为15 ym。除了使用了上述的SiC单晶晶片以外，通过与上述实施例1同样地进行外延膜的 形成，从而制造出外延SiC单晶衬底。关于得到的外延SiC单晶衬底，与实施例1的情况同样地对贯通刃状位错列的位 错列密度进行了测量。位错列的密度的测定中，将沿晶片的直径方向穿过晶片的中心的宽 度4mm的带状区域作为测定区域。图13中示出晶片的厚度与位错列的密度的关系。如图13所示，可知当晶片的厚度为约350i!m以上时，位错列的密度为10列/cm2 以下。(实验例2)以研究SiC单晶晶片的翘曲量对贯通刃状位错列的位错列密度的影响为目的，对 翘曲量(Warp)不同的多个晶片进行了比较。作为4H_SiC的SiC单晶晶片，准备了将c面((0001)面)向<11_20>方向倾斜 8°而得到的Si面作为主面、直径为3英寸(76mm)、厚度为350 ym的晶片。使用了晶片整 体向与SiC外延膜相接的一侧翘曲为凸状的晶片。晶片的翘曲量以Warp的测量值为6 27 u m。除了使用了上述的SiC单晶晶片以外，通过与上述实施例1同样地进行外延膜的 形成，从而制造出外延SiC单晶衬底。关于得到的外延SiC单晶衬底，与实施例1的情况同样地对贯通刃状位错列的位 错列密度进行测量。位错列的密度的测定中，将沿晶片的直径方向穿过晶片的中心的宽度 4mm的带状的区域作为测定区域。图14中示出晶片的翘曲量与位错列密度的关系。如图14所示，可知当晶片的翘曲量为约10 ym以下时，位错列的密度为10列/cm2 以下。(实验例3)以研究在外延生长工序中变换为贯通刃状位错的失配位错的比例为目的，进行了 实验。作为4H_SiC的SiC单晶晶片，准备了将c面((0001)面)向<11_20>方向倾斜 8°而得到的Si面作为主面、直径为3英寸(76mm)的晶片。该晶片的厚度为350 y m，使用 向与SiC外延膜相接的一侧翘曲为凸状的晶片。翘曲量以Warp的测量值为15 ym。除了使用了该SiC单晶晶片以外，通过与上述实施例1同样地进行外延膜的形成，从而制造出实验 例3的外延SiC单晶衬底。在外延生长结束后，以研究失配位错的密度为目的，进行了反射X射线物相的测 定。在该测定的情况下，能够将变换为贯通刃状位错的失配位错以及没有变换为贯通刃状 位错的失配位错这两方作为相同线状的图像 进行观察，能够观察所有的失配位错。接着，以与实施例1相同的方法对实施例3的外延SiC单晶衬底实施了 K0H蚀刻。 然后，与实施例1同样地进行了光学显微镜观察。通过该测定，能够仅将变换为贯通刃状位 错的失配位错作为位错列进行观察。图15中示出外延膜的中央附近的反射X射线物相的照片。此外，图16中示出同 一位置的K0H蚀刻后的表面照片，图17中示出图16的放大照片。在该图17中示出了贯通 刃状位错列。根据图15和图16所示的结果，在本实验例的外延生长条件下，在反射X射线物相 照片中观察到的产生的失配位错为61列，在K0H蚀刻后表面照片中观察到的贯通刃状位 错列为14列。也即是，约23%的失配位错转换为贯通刃状位错，成为位错列。关于晶片面 内的各个位置，实施了同样的评测后，可知失配位错伴随贯通刃状位错列的比例为约10 30%。此外，也可知失配位错的密度越高，则贯通刃状位错列密度也越高。(实施例4)以研究晶片面内的失配位错的分布为目的，进行了实验。作为4H-SiC的SiC单晶晶片，准备了将c面((0001)面)向<11_20>方向倾斜8° 而得到的Si面作为主面、直径为2英寸(50mm)的晶片。该晶片的厚度为350 y m，使用晶片 整体向与SiC外延膜相接的一侧翘曲为凸状的晶片。翘曲量以Warp的测量值为25 ym。在外延生长前，测定了 SiC单晶晶片的载流子浓度分布。在使用的晶片的主面内 存在载流子浓度高的区域，该晶片面内的载流子浓度差为60%。除了使用了这样的SiC单 晶晶片以外，通过与上述实验例1同样地进行外延膜的形成，从而制造出实验例4的外延 SiC单晶衬底。在外延生长结束后，以研究失配位错的密度为目的，进行了反射X射线物相的测 定。通过该测定，利用反射X线射线物相测定，在存在失配位错的情况下，能够对其进行观察。图18中示出外延SiC单晶衬底的SiC外延膜整个面的反射X射线物相的照片。 在以虚线包围的区域内观察到产生较多失配位错。此外，图19中示出SiC单晶晶片的偏光 透射图像和载流子浓度的测定结果。在SiC单晶晶片中，由于载流子浓度的高低，光的透过 率不同，所以可见颜色不同。在图19的晶片透射图像内，浓色的区域是载流子浓度高的特 异区域。根据图18和图19所示的结果，可知在本实验例的外延生长条件下，在反射X射 线物相照片中观察到的产生的失配位错集中在载流子浓度高的特异区域内(载流子浓度 9. 8X1018cm_3)。该特异区域中的失配位错列数为50列/cm2。根据实验例3的结果，推定为这些失 配位错的约10 30%伴随着贯通刃状位错。即，在该晶片的载流子浓度特异区域内，认为 贯通刃状位错列产生了 5 15列/cm2左右。另一方面，在没有载流子浓度特异区域的晶片、或晶片面内的载流子浓度差为10%左右的晶片中，没有失配位错集中产生的区域，该密度大概为0列/cm2。因此，关于由失配位错引起的贯通刃状位错列，也可以说其密度也大概为0列/cm2。根据这些结果，在载流子浓度特异区域与其以外的区域的载流子浓度差为50%以下的情况下，能够预测为能够形成贯通刃状位错列的密度为10列/cm2以下的晶片。(实验例5)以研究由使生长方向的氮浓度变化的程度引起的失配位错的密度变化为目的，进 行了实验。作为4H_SiC的SiC单晶晶片，准备了将c面((0001)面)向<11_20>方向倾斜8° 而得到的Si面作为主面、直径为3英寸(76mm)的晶片。该晶片的厚度为250 y m，使用晶片 整体向与SiC外延膜相接的一侧翘曲为凹状的晶片。翘曲量以Warp的测量值为20 ym。在该SiC单晶晶片上，载流子浓度从1 X 1018cm_3变化到1 X 1016cm_3，并且形成了抑 制为0. 5 y m时的80%的载流子浓度的变化率的第一层(SiC外延膜的缓冲区域)，然后形 成了 lOym载流子浓度lX1016cm_3的第二层(SiC外延膜)。除了形成了这样的缓冲区域 以外，通过与上述实验例1同样地进行外延膜的形成，从而制造出实验例5的外延SiC单晶 衬底。在外延生长结束后，与实验例4的情况同样地确认了有无失配位错。从图20中示 出的反射X射线物相的照片可知，没有观察到失配位错。因此，关于由失配位错引起的贯通 刃状位错列，可以说其密度大概为0列/cm2。另一方面，在SiC单晶晶片上，在直接形成了 10 y m载流子浓度1 X 1016cm_3的SiC 外延膜的外延SiC单晶衬底中，发生了失配位错。作为典型的例子，产生实验例3的图15 中示出那样的失配位错，使得贯通刃状位错列为10列/cm2以上。此时，载流子浓度从衬底 的1018cm_3急剧变化为SiC外延膜的lX1016cm_3，可以说其变化率为100%。根据这些结果，可知优选载流子浓度的变化尽量缓和了的一方。但是，若过于缓 和，则膜厚会增加，所以会导致器件特性中的电阻值增加。在本实施例中，研究了尽可能地 对膜厚的增加进行了抑制的载流子浓度的变化率，示出了若0. 5 y m时为80%及少于80% (小于等于80% )，则能够抑制失配位错的产生。根据这些，可以说通过设置这样的载流子 浓度变化层，从而能够形成贯通刃状位错列的密度为10列/cm2以下的晶片。工业上的实用性提供一种减少了 SiC外延膜中的贯通刃状位错列的外延SiC单晶衬底以及外延 SiC单晶衬底的制造方法。本申请基于在日本2007年9月12日提出的特愿2007-236661号和2008年8月 20日提出的特愿2008-211757主张优先权，在此引起其内容。
权利要求
一种外延SiC单晶衬底，其特征在于，包括将c面或以大于0度且小于10度的倾斜角度使c面倾斜得到的面作为主面的SiC单晶晶片；和形成在所述SiC单晶晶片的所述主面上的SiC外延膜，形成于所述SiC外延膜的贯通刃状位错列的位错列密度为10列/cm2以下。
2.根据权利要求1所述的外延SiC单晶衬底，其特征在于，所述SiC单晶晶片的主面，相对于c面向<11-22>方向以大于0度且小于10度的倾斜 角度倾斜。
3.根据权利要求1所述的外延SiC单晶衬底，其特征在于，所述贯通刃状位错列是由所述SiC单晶晶片和所述SiC外延膜的界面附近的基底面位 错的伸张而引起的。
4.根据权利要求1所述的外延SiC单晶衬底，其特征在于，贯通刃状位错列的长度为Imm以下。
5.根据权利要求1所述的外延SiC单晶衬底，其特征在于，所述SiC单晶晶片中的所述C面的结晶弯曲朝向所述主面为凸状。
6.根据权利要求5所述的外延SiC单晶衬底，其特征在于，所述SiC单晶晶片中的所述C面的结晶弯曲的曲率半径具有相对于所述主面连续且一 样为凸的值，该曲率半径值处于IOm以上且IOOOm以下的范围。
7.根据权利要求1所述的外延SiC单晶衬底，其特征在于，所述SiC单晶晶片朝向与SiC外延膜相接的一侧呈凸状弯曲。
8.根据权利要求7所述的外延SiC单晶衬底，其特征在于，所述SiC单晶晶片朝向与SiC外延膜相接的一侧的弯曲，具有连续且一样凸的形状，该 弯曲的值为每所述SiC单晶晶片的直径76mm处于0. 1 μ m以上且10 μ m以下的范围。
9.根据权利要求1所述的外延SiC单晶衬底，其特征在于，所述SiC单晶晶片具有载流子浓度的特异区域和其以外的区域，特异区域与其以外的 区域的载流子浓度的绝对值的差为50%以下。
10.根据权利要求1所述的外延SiC单晶衬底，其特征在于，在所述SiC外延膜与所述SiC单晶晶片之间形成有缓冲区域，所述缓冲区域被构成为 缓冲区域中包含的载流子浓度向所述SiC单晶晶片侧渐渐增加，所述载流子浓度的变化率 每深度方向0. 5μπι为80%以下。
11.根据权利要求1所述的外延SiC单晶衬底，其特征在于，所述SiC单晶晶片的厚度为350mm以上。
12.根据权利要求3所述的外延SiC单晶衬底，其特征在于，所述贯通刃状位错列相对于所述基底面位错的比例为50%以下。
13. 一种半导体器件，其特征在于，具备权利要求1所述的外延SiC单晶衬底。
14. 一种外延SiC单晶衬底的制造方法，所述外延SiC单晶衬底在SiC单晶晶片的所述 主面上外延生长有SiC外延膜，该制造方法包括准备将c面作为主面、或将c面以大于0度且小于10度的倾斜角度倾斜的面作为主面 的SiC单晶晶片的工序；调整外延生长时的SiC单晶晶片的温度分布，使得从晶片中央部向晶片外周部具有正的温度分布，并将外延生长时的晶片中央部与晶片外周部的温度差调整为0. 1°C以上且 IOO0C以下，在SiC单晶晶片的主面上使SiC外延膜外延生长的工序；以及得到贯通刃状位错列的位错列密度为10列/cm2以下的外延SiC单晶衬底的工序。
15.根据权利要求14所述的外延SiC单晶衬底的制造方法，其特征在于，所述SiC单晶晶片的主面，相对于c面向<11-22>方向以大于0度小于10度的倾斜角 度倾斜。
16.根据权利要求14所述的外延SiC单晶衬底的制造方法，其特征在于， 作为外延生长时的载流子气体使用氢，所述氢流量为75slm以下。
17.根据权利要求14所述的外延SiC单晶衬底的制造方法，其特征在于，外延生长时的温度为1600°C以上，SiC外延膜的生长速度为5 μ m/h以上，外延生长时 的压力为300Torr以下。
18.根据权利要求14所述的外延SiC单晶衬底的制造方法，其特征在于， 使用所述c面的结晶弯曲朝向所述主面为凸状的SiC单晶晶片。
19.根据权利要求18所述的外延SiC单晶衬底的制造方法，其特征在于，所述SiC单晶晶片中的所述c面的结晶弯曲的曲率半径具有相对于所述主面连续且一 样为凸的值，该曲率半径值处于IOm且以上IOOOm以下的范围。
20.根据权利要求14所述的外延SiC单晶衬底的制造方法，其特征在于， 使用朝向与SiC外延膜相接的一侧呈凸状弯曲的SiC单晶晶片。
21.根据权利要求20所述的外延SiC单晶衬底的制造方法，其特征在于，所述SiC单晶晶片朝向与SiC外延膜相接的一侧的弯曲，具有连续且一样凸的形状，该 弯曲的大小的值为每所述SiC单晶晶片的直径76mm处于0. 1 μ m且以上10 μ m以下的范围。
22.根据权利要求14所述的外延SiC单晶衬底的制造方法，其特征在于，作为所述SiC单晶晶片，使用载流子浓度的特异区域与其以外的区域的载流子浓度的 绝对值的差为50%以下的SiC单晶晶片。
23.根据权利要求14所述的外延SiC单晶衬底的制造方法，其特征在于，包括在形成所述SiC外延膜之前在所述SiC单晶晶片上形成缓冲区域的工序， 所述缓冲区域被构成为该缓冲区域中包含的载流子浓度向所述SiC单晶晶片侧渐渐 增加，所述载流子浓度的变化率每深度方向0. 5 μ m为80%以下。
24.根据权利要求14所述的外延SiC单晶衬底的制造方法，其特征在于， 所述SiC单晶晶片的厚度为350 μ m以上。
25.根据权利要求14所述的外延SiC单晶衬底的制造方法，其特征在于， 所述贯通刃状位错列相对于所述基底面位错的比例为50%以下。
26.根据权利要求14所述的外延SiC单晶衬底的制造方法，其特征在于， 在形成所述SiC外延膜时，使用行星式的结晶生长装置。
27.一种半导体器件的制造方法，其特征在于，使用由权利要求14所述的制造方法制 造的外延SiC单晶衬底。
全文摘要
一种外延SiC单晶衬底，其特征在于，包括将c面或以大于0度小于10度的倾斜角度使c面倾斜得到的面作为主面的SiC单晶晶片、和在所述SiC单晶晶片的所述主面上形成的SiC外延膜，形成于所述SiC外延膜的贯通刃状位错列的位错列密度为10列/cm2以下。
文档编号H01L21/205GK101802273SQ20088010639
公开日2010年8月11日 申请日期2008年9月12日 优先权日2007年9月12日
发明者児島一聡, 土田秀一, 奥村元, 小田原道哉, 松沢圭一, 百瀬賢治, 石田夕起, 鎌田功穗 申请人:昭和电工株式会社;独立行政法人产业技术综合研究所;财团法人电力中央研究所