制造超结器件中的管芯的多向开槽的制作方法

专利名称：制造超结器件中的管芯的多向开槽的制作方法
技术领域：
本发明的实施例一般涉及制造半导体器件的方法，并且更具体而言，涉及制造具 有包括一个取向的第一多个沟槽和具有与第一取向不同的第二取向的第二多个沟槽的超 结器件的方法。
背景技术：
半导体晶片制造一般指的是在硅晶片上制作集成电路的工艺。在平面图中，典型 的半导体晶片一般是圆形的。在晶片的至少一个表面上形成各个电子电路或器件，然后通 常将晶片切割(锯或切)成多个单独的“管芯”，用于封装成各个集成电路(IC)。自从由Xingbi Chen博士在其内容通过引用合并到本文中的美国专利 No. 5，216，275中公开的超结器件的发明起，已进行了许多努力来扩展和改善其发明的超结 效果。美国专利No. 6，410，958、No. 6，300，171和No. 6，307，246是此类努力的示例并且通 过引用结合于此。期望沟槽型超结器件由于潜在的较低处理成本而取代多外延超结器件。图IA示 出在制造多个沟槽型超结器件或管芯20中使用的晶片10的顶视平面图。图IB示出表示 位于晶片10上的多个管芯20的两个管芯20的放大图。每个管芯20包括多个沟槽22，每 个沟槽22沿着通常水平的取向横贯管芯20。图IC示出其中每个一般在管芯20上垂直地 取向的多个沟槽22的替选构造。在每种情况下，晶片10的所有管芯20上的所有沟槽22 具有相同取向。图ID示出具有在衬底11上设置的硅层12中形成的多个沟槽22的管芯20 的放大局部横截面图。从而形成多个相应台面(mesa) 24，每个台面24由氧化物层26覆盖。 沟槽22通常填充有再填充材料28。通常，已通过压缩设计规则(推荐参数)并且扩大工艺晶片的直径来降低半导体 器件制造成本。如在共同待决美国专利申请No. 11/962, 530中所描述的，可以将设计规则 缩小应用于沟槽型超结技术。然而，传统开槽方法常常引起晶片弯曲和翘曲。此类变形在 对大直径晶片(例如大于约六英寸)进行开槽时尤其普遍。一旦发生弯曲和翘曲，即使有 的话，通常也不能再有效地处理晶片。此外，即使晶片仍能够进行处理，也存在碎片或破损 的较高风险。当例如在形成超结器件时使用深开槽时，诸如所使用是深开槽类型时，弯曲和 /或翘曲的程度较大。因此，用于制造超结器件的传统开槽方法的使用不允许通过增加晶片 直径来实现成本降低。期望的是提供一种制造沟槽型超结器件的方法，其使弯曲和翘曲的效应最小化和 /或消除。还期望提供一种制造沟槽型超结器件的方法，其通过使得能够使用较大晶片直径 来降低制造成本。

发明内容
简要地说，本发明的实施例包括制造超结器件的方法。该方法的一个实施例包括 提供具有至少一个管芯的半导体晶片。该方法还包括在所述至少一个管芯中形成至少一个
3第一沟槽，所述至少一个第一沟槽具有第一取向。该方法还包括在所述至少一个管芯中形 成至少一个第二沟槽，所述至少一个第二沟槽具有与所述第一取向不同的第二取向。在优 选实施例中，在所述至少一个管芯中形成至少一个附加沟槽，每个附加沟槽都具有与所述 第一取向和所述第二取向中的至少一个不同的取向。本发明的另一实施例包括制造超结器件的方法。该方法包括提供具有至少一个管 芯的半导体晶片。该方法还包括在所述至少一个管芯中形成第一多个沟槽，所述第一多个 沟槽中的每个都具有第一取向。该方法还包括在所述至少一个管芯中形成第二多个沟槽， 所述第二多个沟槽中的每个都具有与所述第一取向不同的第二取向。本发明的实施例还包括超结器件。在一个实施例中，所述超结器件包括具有至少 一个管芯的半导体晶片。在所述至少一个管芯中形成至少一个第一沟槽，所述至少一个第 一沟槽具有第一取向。在所述至少一个管芯中形成至少一个第二沟槽，所述至少一个第二 沟槽具有与所述第一取向不同的第二取向。本发明的又一实施例包括在半导体晶片上或半导体晶片中形成的其他类型的半 导体器件。该半导体晶片包括至少一个管芯。在所述至少一个管芯中形成至少一个第一沟 槽，所述至少一个第一沟槽具有第一取向。在所述至少一个管芯中形成至少一个第二沟槽， 所述至少一个第二沟槽具有与所述第一取向不同的第二取向。


当结合附图来阅读时，将更好地理解在前述概要以及本发明的优选实施例的以下 详细说明。出于说明的目的，在图中示出了目前优选的实施例。然而，应理解的是本发明不 限于所示的精确布置和手段。在所述附图中图IA是具有在其上面形成的多个管芯的现有技术半导体晶片的顶视平面图；图IB是来自图IA的现有技术晶片的两个相邻管芯的高倍放大顶视平面图；图IC是来自图IA的现有技术晶片的两个交替相邻管芯的高倍放大顶视平面图；图ID是来自图IB或IC中的任何一个的管芯之一的放大局部横截面前视图。图2A-2C是依照本发明的优选实施例制造的管芯的高倍放大顶视平面图。图3A和3B是依照本发明的优选实施例制造的晶片上的相邻管芯的高倍放大顶视 平面图；图4A是依照优选实施例的在硅层上设置氧化物层之后的管芯的一部分的放大横 截面前视图；图4B是依照优选实施例的在其上形成沟槽之后的图4A的管芯的一部分的放大横 截面图前视图；以及图4C是依照优选实施例的在利用再填充材料对沟槽进行填充之后的图4B的管芯 的一部分的放大横截面前视图。
具体实施例方式某些术语仅仅是为方便起见而在以下说明中使用且不具有限制性。词语“右”、 “左”、“下”、和“上”表示对其进行参考的图中的方向。词语“向内”和“向外”指的是分别朝
4向和远离器件及其指定部分的几何中心的方向。该术语包括上列词语、其派生词以及类似 含义的词语。另外，权利要求和本说明书的相应部分中所使用的词语“一”和“一个”意指 “至少一个”。如本文所使用的，对导电性的参考不限于所述实施例。然而，本领域的技术人员知 道P型导电性可以与η型导电性进行转换，并且器件在功能上仍将是正确的(即，第一或第 二导电性类型)。因此，在本文中使用时，对η或P的参考还可以意指η或P两者之一，或者 可以将其替换为P和η。此外，η+和ρ+分别指的是重掺杂的η和ρ区；η++和ρ++分别指的是极重掺杂的η 和ρ区；η—和ρ—分别指的是轻掺杂的η和ρ区；以及ιΤ和ρ—分别指的是极轻掺杂的η和 P区。然而，不应该将此类相对掺杂术语理解为具有限制性。详细地参照附图，其中，相同的附图标记自始至终指示相同的元件，在图2Α中示 出依照本发明的优选实施例制造的各个管芯220a的顶视平面图。在管芯220a上形成多个 沟槽222a，沟槽222a具有第一取向，在图2A中被描绘为垂直的。还在管芯220a上形成另 外的多个沟槽223a，沟槽223a具有第二取向，在图2A中被描绘为水平的。在图2A所描绘 的实施例中，第一和第二沟槽取向相差约90°，但是可以例如以相对于彼此的诸如45°的 其他角度来形成沟槽222a、223a。通过利用管芯220a内的多于一个的沟槽方向，减小了在 管芯220a上和在整个晶片上的应力。本发明的实施例不限于图2A所示的示例。不存在对沟槽222a、223a的取向、角度、 长度、宽度和/或形状的限制。也不存在对管芯220a上的可用组合或对沟槽222a、223a的 数目的限制。在优选实施例中，由一个取向的沟槽222a占据的面积的尺寸一般应该等于由另 一取向的沟槽223a占据的面积。优选地，沟槽222a、223a—般对称地位于管芯220a上。沟 槽222a、223a的构造减小在管芯220a和整个晶片上施加的机械应力，从而减小晶片的弯曲 或翘曲。图2B示出包括垂直沟槽222b和水平沟槽223b的管芯220b的第二实施例。尽管 构造不规则，但管芯220b还是保持了沟槽222b、223b的约1 1的面积比(如上所述)。图2C示出管芯220c的另一实施例，其特征在于不同类型的开槽图案。管芯220c 包括与水平方向成约45°角的多个沟槽222c和与水平方向成约135°角的多个沟槽223c。 用相似取向的沟槽将沟槽222c、223c进行分组，以在管芯220c上形成正方形图案。图2C 因此示出管芯220c可以包括各种长度的沟槽222c、223c、同时为了便于使晶片上的应力最 小化而继续保持了约11的面积比的示例。图3A示出本发明的可替选实施例。所示管芯320a、321a被形成为在诸如图IA所 示晶片10的晶片上彼此邻近。在每个管芯320a中形成在水平方向上取向的多个沟槽323a。 在每个管芯321a中形成在垂直方向上取向的多个沟槽322a。与在图2A-2C的前述实施例 中不同，图3A中的每个管芯320a、321a包括仅在一个取向上形成的沟槽323a、322a。如图 3A所示，从而通过将具有在不同方向上取向的沟槽323a、322a的管芯320a、321a设置为彼 此邻近，来减小整个晶片上的机械应力。虽然每个沟槽322a的长度大于每个沟槽323a的 长度，但是沟槽323a的数目大于沟槽322a的数目。结果，由沟槽322a和323a覆盖的总面 积是大约相同的。具体地，在图3A中，晶片将包括管芯320a、321a的图案，其中晶片上的在 水平和垂直方向上的每个其他管芯320a、321a将包括相同的沟槽取向。
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图3B描绘作为替选图3A所示构造的管芯320b、321b的构造。在整个晶片上将图 3B的构造延伸将得到具有水平取向的沟槽323b的管芯320b的行(或列)、具有垂直取向 的沟槽322b的管芯321b的行(或列)等。本领域的技术人员应该理解的是，每个管芯320、321中的沟槽322、323的取向不 限于上述实施例。管芯320、321的形状也不限于矩形，并且可以以任何便于在超结器件中 使用的方式进行设计，例如正方形、矩形、圆形、多边形等。本发明的实施例不仅可以用于超结金属氧化物半导体场效应晶体管(MOSFET)器 件，而且可以用于肖特基器件或包括微机电系统(MEMS)的需要深的、再填充沟槽的任何器 件。诸如图2A-2C和3A-3B所示的本发明的实施例允许制造具有小于100微米的弯曲 的较大直径半导体晶片。优选地，在例如八英寸直径晶片上将晶片弯曲减小至50微米以 下。参照图4A-4C，描述用于依照本发明的实施例制造超结器件的工艺。图4A示出作 为晶片(未示出)的一部分的管芯420的局部横截面前视图。管芯420包括可以根据需要 进行掺杂的半导体材料层412。优选地，半导体材料层412是硅。但是，半导体材料层412 可以由诸如碳化硅、砷化镓、锗等的其他材料来形成。在图4A-4C的示例中，半导体材料层 412是在重掺杂衬底层411上设置的η型外延硅层。虽然层411、412这两者在图4Α中被示 出为具有η型导电性，但是应该理解的是层411、412中的一者或两者可以替代地具有ρ型 导电性。根据需要，在管芯420中可以包括未示出的其他层。还可以包括用于处理整个晶 片的临时层。在硅层412上设置氧化物或其他电介质层426。使用热生长、低压(LP)化学气相 沉积(CVD)、等离子体增强化学气相沉积(PECVD)、大气压化学气相沉积(APCVD)以及沉积 或其他工艺之一来施加氧化物层426。氧化物层426优选地由氧化物形成。可替选地，氧化 物层426可以是氮化物、氮氧化硅或其他已知的电介质。可以执行诸如研磨、抛光和蚀刻的已知处理技术来获得衬底411、硅层412、氧化 物层426以及任何附加层的期望厚度。通常，用具有诸如金刚石的粗研磨轮或研磨衬垫或 例如孕镶金刚石的树脂齿的碳化物轮或衬垫的研磨机，来粗糙地使半导体晶片减薄。研磨 晶片还使IC封装件更薄并因此更小。通常，抛光是使用被以预定流速在晶片的表面上进行 冲洗的湿二氧化硅颗粒浆的更精细工艺，并且被称为化学机械抛光(CMP)。可选地，通过研 磨并随后抛光来使晶片的表面减薄。参照图4B，通过氧化物层426并且至少部分地通过硅层412，在管芯420中形成沟 槽422，形成台面424。在图4B的示例中，沟槽422完全通过硅层412延伸至衬底411，但是 沟槽422可以延伸至任何期望深度。可以在氧化物层426上方设置光致抗蚀剂构图层(未 示出)，以提供用于蚀刻沟槽422的图案。优选地，通过利用诸如等离子体蚀刻、反应离子蚀 刻(RIE)、溅射蚀刻、气相蚀刻、化学蚀刻、深RIE等的已知技术来形成沟槽422。深RIE技 术可以允许具有更直侧壁的更深沟槽422。此外，除了工艺中的其他步骤之外，形成具有比 传统蚀刻或形成的沟槽更直的侧壁的更深沟槽422，导致与传统半导体-晶体管器件相比 具有增强雪崩击穿电压(Vb)特性的最终超结器件。如果需要，可以使用例如以下工艺步骤中的一个或多个来使每个沟槽422的侧
6壁平滑(i)可以使用各向同性等离子体蚀刻来从沟槽422表面中去除硅的薄层(通常 100-1000埃)或(ii)可以在沟槽422的表面上生长牺牲二氧化硅层，并随后使用诸如缓冲 氧化物蚀刻或稀释氢氟酸(HF)蚀刻的蚀刻来将其去除。平滑技术的使用可以在去除残余 应力和不想要的污染的同时产生具有圆角的平滑沟槽422表面。然而，在期望具有垂直侧 壁和方角的情况下，可以使用各向异性蚀刻工艺，而不是以上讨论的各向同性蚀刻工艺。与 各向同性蚀刻相比，各向异性蚀刻通常意味着材料在不同方向上被蚀刻的蚀刻速率不同。依照上述本发明的实施例来形成图4B所示的沟槽422。也就是说，在各个管芯420 上的沟槽422的组被形成为具有不同取向，或者可替选地，在一个管芯420上形成的沟槽 422具有与在相邻管芯420上形成的沟槽422不同的取向。随后使用本领域中已知的任何技术，利用诸如硼(P)的P掺杂剂来对沟槽422的 侧壁进行注入或掺杂。然而，在某些情况下，在对沟槽422侧壁进行ρ型掺杂之前，会需要对 台面424进行η型掺杂。优选地，在约40千电子伏(KeV)至数兆电子伏的范围内的高能级 处，例如在没有掩模步骤帮助的情况下，以由沟槽422的宽度和深度所确定的注入角Φ (未 示出)执行注入。优选地，能级在约200KeV至IMeV的范围内，但是应该认识到，应该将能 级选择为充分地注入掺杂剂。预定注入角Φ的使用保证仅对沟槽422的侧壁而不是对底 部进行注入。在现有技术器件的制造中，注入角Φ通常在2°与12°之间。晶片还可以以一个 或者常常为两个“扭转角”取向，即，由晶片相对于离子束限定的平面中的晶片的相对取向。 最常见的角度是0°和180°。然而，依照优选实施例，可以需要更大扭转角，例如晶片可以 在处理期间以45°、135°、225°、和315°进行取向。离子注入所需的扭转角常常通过由 制造装置施加的限制来控制。因此，本发明的各实施例绝不限于上述扭转角的值或数目。在沟槽422的侧壁上注入ρ型注入之后，使用任何已知技术来执行驱入步骤(即， 扩散)，以产生接近于沟槽422的侧壁的ρ型掺杂区(参见图4C)。优选地，选择用于驱入 步骤的温度和时间段，以将注入的掺杂剂充分地驱入到台面424中。例如，对于ρ型掺杂， 可以在约1150-1200°C的温度下，执行驱入步骤(即，扩散)约1-2小时。可替选地，对于η 型掺杂，可以在达到约1200°C的温度下，执行驱入步骤达到约24小时。还可以用驱入步骤或在驱入步骤之后执行通常在蒸汽或氧气环境中执行的可选 氧化步骤，其在沟槽422的侧壁或底部上形成二氧化硅层(未示出)。还可以在沟槽422的 侧壁和底部上沉积氮化硅的薄层(未示出)。热氧化硅晶片上的氮化硅沉积不影响Si-SiO2 界面的基本性质。氮化硅的存在部分地由于氮化硅中氢的存在而使得根据该结构的表面电 位稳定或不稳定。氢可以影响电特性。氮化硅层还起到将硅和氧化硅与在沟槽422中沉积 的再填充材料隔离并且保护硅和氧化硅的作用。通常可以用CVD(热或等离子体)来执行用氮化硅对沟槽422进行加衬里。通常 通过CVD(热、等离子体或玻璃旋涂(SOG))来执行用二氧化硅对沟槽422进行加衬里。因 为由TEOS所实现的更好的一致性，因此使用正硅酸乙酯(TEOS)的涂布可以优选地执行 用二氧化硅和/或氮化硅对沟槽422进行加衬里。优选地，氮化硅的厚度为约100A至约 10,000A (1 μ m= 1 OsOOOA)。参照图4C，随后用诸如半导体绝缘材料、绝缘材料或其组合的临时或永久性再填
7充材料428来填充沟槽422。再填充材料428可以是多晶硅、再结晶多晶硅、单晶硅或半绝 缘多晶硅(SIP0S)。可以使用本领域中已知的SOG技术、CVD、表面回流或其他方法来填充 沟槽422。例如，可以用SIPOS对沟槽422进行再填充。可选择性地将SIPOS的氧含量的量 选择为在2%与80%之间，以改善管芯420中的电特性。对于电特性而言，期望增加氧含量 的量，但是改变氧含量也导致材料特性的改变。较高氧含量的SIPOS的热膨胀和收缩与周 围的硅不同，这会导致尤其是不同材料的界面附近发生不期望的破裂或裂缝。因此，最佳地 选择SIPOS的氧含量，以在没有对机械特性产生不期望的影响的情况下实现最期望的电特 性。 本领域的技术人员应该认识到，在不脱离本发明的广泛发明构思的情况下，可以 对上述实施例进行修改。因此，应该理解的是，本发明不限于所公开的特定的各实施例，但 是意图覆盖由所随附权利要求所限定的本发明的精神和范围内的修改。
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权利要求
一种制造超结器件的方法，所述方法包括(a)提供半导体晶片，所述半导体晶片包括至少一个管芯；(b)在所述至少一个管芯中形成至少一个第一沟槽，所述至少一个第一沟槽具有第一取向；以及(c)在所述至少一个管芯中形成至少一个第二沟槽，所述至少一个第二沟槽具有与所述第一取向不同的第二取向。
2.根据权利要求1所述的方法，其中，所述至少一个第一沟槽限定了第一面积，以及， 所述至少一个第二沟槽限定了第二面积。
3.根据权利要求2所述的方法，其中，所述第一面积与所述第二面积的比是1 1。
4.根据权利要求1所述的方法，还包括(d)在所述至少一个管芯中形成至少一个附加沟槽，每个附加沟槽都具有与所述第一 取向和所述第二取向中的至少一个不同的取向。
5.根据权利要求1所述的方法，其中，依次执行步骤(a)-(c)。
6.根据权利要求1所述的方法，其中，同时执行步骤(b)和(c)。
7.根据权利要求1所述的方法，其中，在(a)-(c)中的每个步骤开始之前，基本上完成 了各个在前的步骤。
8.根据权利要求1所述的方法，其中，在(a)-(c)中的每个步骤开始之前，完全完成了 各个在先前的步骤。
9.一种超结器件，所述超结器件根据权利要求1所述的方法形成。
10.一种制造超结器件的方法，所述方法包括(a)提供半导体晶片，所述半导体晶片包括至少一个管芯；(b)在所述至少一个管芯中形成第一多个沟槽，所述第一多个沟槽中的每个都具有第 一取向；以及(c)在所述至少一个管芯中形成第二多个沟槽，所述第二多个沟槽中的每个都具有与 所述第一取向不同的第二取向。
11.根据权利要求10所述的方法，其中，所述第一多个沟槽限定了第一面积，以及，所 述第二多个沟槽限定了第二面积。
12.根据权利要求10所述的方法，其中，所述第一面积与所述第二面积的比是1 1。
13.根据权利要求10所述的方法，其中(i)所述第一多个沟槽中的每个都具有长度尺寸，所述第一多个沟槽中的每个的长度 尺寸与所述第一多个沟槽中的至少一个另外的沟槽不同；以及( )所述第二多个沟槽中的每个都具有长度尺寸，所述第二多个沟槽中的每个的长度 尺寸与所述第二多个沟槽的至少一个另外的沟槽不同。
14.根据权利要求10所述的方法，其中(i)所述第一多个沟槽中的每个都具有长度尺寸，所述第一多个沟槽中的每个的长度 尺寸都是相同的；以及( )所述第二多个沟槽中的每个都具有长度尺寸，所述第二多个沟槽中的每个的长度 尺寸都是相同的。
全文摘要
一种制造超结器件的方法包括提供具有至少一个管芯(220a)的半导体晶片。在所述至少一个管芯中形成具有第一取向的至少一个第一沟槽(222a)。在所述至少一个管芯中形成具有与第一取向不同的第二取向的至少一个第二沟槽。
文档编号H01L29/06GK101904009SQ200880113872
公开日2010年12月1日 申请日期2008年9月26日 优先权日2007年9月28日
发明者休·J·格里芬, 杉浦贤二, 石黑毅 申请人:艾斯莫斯技术有限公司