专利名称：高击穿电压的双栅极半导体器件的制作方法
技术领域：
本发明总地涉及半导体器件。更具体而言，本发明涉及一种为功率应用而配置的 半导体器件。
背景技术：
为射频(RF)功率应用而设计的互补金属氧化物半导体(CMOS)器件传统上要求在 提高的RF性能比对更高的击穿电压之间的折衷。例如可以通过减小栅极几何尺寸(例如 通过使用短沟道长度)来提高CMOS器件的RF性能。然而更小的栅极几何尺寸降低CMOS 器件的击穿电压。由于降低的击穿电压在放大器配置中限制可在CMOS器件的输出处获得 的电压摆动，所以这样的CMOS器件在功率应用中不太有用。在针对击穿电压问题的一种方案中，可以设计CMOS器件以求电流驱动更大而电 压摆幅更小。然而更大电流驱动可能要求CMOS器件中的晶体管的宽度制作得大，因此给驱 动电路带来所不希望的电容性负载。针对击穿电压问题的另一方案使用横向扩散金属氧化物半导体(LDMOS)晶体管。 LDMOS晶体管在有源区域与漏极之间具有漂移区域。漂移区域为轻度掺杂并且经受最大电 压摆幅。由于漂移区域中的掺杂浓度受击穿电压要求限制，所以LDMOS器件折衷更高击穿 电压与从漏极流向源极端子的漏极电流的更高总电阻(称为导通状态电阻)。针对击穿电压问题的另一方案使用具有更厚和更高电阻率的衬底的器件。这些 器件可以提供更高电压性能但是也引入更高导通状态损耗。这些器件包括降低表面电场 (RESURF)器件，其中衬底二极管的耗尽区域与横向二极管的耗尽区域相互作用以降低表面 电场。在这些器件中，由于耗尽区域的横向变宽，电压击穿增加。因此需要一种与常规半导体器件相比提供改进的RF能力和更高功率的高击穿电 压的半导体器件。
发明内容
本发明的实施例包括一种用于控制高击穿电压的双栅极半导体器件的方法。该方 法包括形成高击穿电压的双栅极半导体器件，该器件包括在衬底上的金属氧化物半导体栅 极和基本上在阱区域中的结栅极，该阱区域基本上在衬底中。该方法还包括基本上在阱区 域中形成漏极；基本上在衬底中形成源极；以及将控制电路耦合到结栅极，该控制电路被 配置成通过改变结栅极的有效电阻来控制在漏极与源极之间流动的电流。根据本发明的另一实施例，一种方法包括通过以下操作来控制高击穿电压的双栅 极半导体器件形成具有第一掺杂类型的衬底；基本上在衬底中形成源极，该源极具有第 二掺杂类型；在设置于衬底上的氧化物层上形成第一栅极；形成基本上在衬底中并且具有 第二掺杂类型的阱区域；基本上在阱区域中形成第二栅极，该第二栅极具有第一掺杂类型； 以及基本上在阱区域中形成漏极，该漏极具有第二掺杂类型。该方法还包括将控制电路耦 合到第二栅极，该控制电路被配置成通过改变在阱区域中的漏极与源极之间的有效电阻来控制高击穿电压的双栅极半导体器件，其中有效电阻控制在阱区域中的漏极与源极之间流 动的电流。本发明的实施例包括一种用于功率应用的高击穿电压的双栅极半导体器件，该器 件包括衬底，具有第一掺杂类型；源极，基本上形成于衬底中，该源极具有第二掺杂类型； 第一栅极，形成在设置于衬底上的氧化物层上；阱区域，具有第二传导类型并且基本上形成 于衬底中；以及漏极，基本上形成于阱区域中，该漏极具有第二掺杂类型。本发明的实施例 还包括第二栅极，基本上形成于阱区域中，该第二栅极具有第一掺杂类型，其中在高击穿 电压的双栅极半导体器件中流动的电流响应于向第二栅极施加的电压。
附图中的元件是为求简化和简洁起见示出，而未按比例绘制。一些元件的尺寸可 以相对于其它元件有所扩大以有助于改进对本发明各种实施例的理解。图1图示了包括MOS栅极、结栅极和两个相邻N+区域的双栅极半导体器件的示例 横截面。图2图示了包括MOS栅极、结栅极和使用传导层来耦合的两个N+区域的双栅极半 导体器件的示例横截面。图3图示了包括MOS栅极和结栅极以及设置于MOS栅极与结栅极之间的单个N+ 区域的双栅极半导体器件的示例横截面。图4图示了处于操作的第二模式中的图3的双栅极半导体器件的示例横截面。图5图示了图1至图2的双栅极半导体器件的示例电路图。图6图示了包括MOS栅极和结栅极的双栅极半导体器件的示例横截面。
具体实施例方式一种双栅极半导体器件提供如下高击穿电压，该击穿电压允许对功率应用有用的 输出电压的大的偏移。该双栅极半导体器件可以视为包括金属氧化物半导体(MOS)栅极和 结栅极的双栅极器件，其中结栅极的偏置可以是MOS栅极的栅极电压的函数。双栅极半导 体器件的击穿电压是MOS栅极和结栅极的击穿电压之和。由于单独的结栅极具有本征高击 穿电压，所以双栅极半导体器件的击穿电压高于单独的MOS栅极的击穿电压。双栅极半导体器件与常规互补金属氧化物半导体(CMOS)器件相比除了在更高功 率水平的可操作性之外还提供提高的RF能力。该双栅极半导体器件可以使用本领域已知 的半导体制作技术来基本上于衬底上和/或衬底中制作，并且可以使用用于CMOS和逻辑器 件的标准制作工艺，其中对工艺流程的修改很少。MOS栅极可以包括如下金属氧化物半导体结构，该结构在电压施加于MOS栅极时 修改半导体结构中的电荷分布，因此控制半导体结构的传导特性。MOS栅极因此可以作为电 控制的栅极或者开关来工作。可以在金属氧化物半导体场效应晶体管(MOSFET)器件中发 现这一类栅极。结栅极包括半导体材料的沟道的如下区域，该区域具有与沟道的其余区域 的掺杂特性相反的掺杂特性，从而当向结栅极施加电压时沟道中的电荷分布被修改并且由 此控制沟道的传导特性。结栅极因此可以作为电控制的栅极或者开关来工作。可以在结场 效应晶体管(JFET)中发现这一类栅极。结栅极的有效电阻是由结栅极的电压控制的沟道的电阻。可以制作如下双栅极半导体器件，该器件在MOS栅极与结栅极之间包括一个或者 多个注入区域。与在MOS栅极与结栅极之间包括一个或者多个注入区域的实施例相比，在 MOS栅极与结栅极之间无注入区域的实施例可以提供用于双栅极半导体器件的更高空间密 度配置。除了修改在MOS栅极沟道与漂移区域之间的耗尽区域之外，这些各种实施例的操 作原理是类似的。图1图示了包括MOS栅极、结栅极和两个相邻N+区域(S卩，注入区域)的双栅极半 导体器件的示例横截面。双栅极半导体器件100可以使用本领域已知的半导体制作技术由 掺杂硅、多晶硅、金属以及绝缘层的区域和/或层形成。双栅极半导体器件100包括P-衬底 110、形成于P-衬底110中的N-阱120、N+源极130、栅极140、氧化物层150、N+区域160、 N+区域162、P+栅极170和N+漏极180。如这里所用，“ + ”符号表明所示传导类型的强掺 杂(例如N+表明N型强掺杂)，并且“_”符号表明所示传导类型的弱掺杂(例如P-表明P 型弱掺杂)。电信号如Vgl和控制电压Vg2可以分别耦合到栅极140和P+栅极170。电信号也 可以使用附加多晶硅层(未示出)或者金属层(未示出)来耦合到N+源极130、N+区域 160、N+区域162和N+漏极180，这些层使用本领域已知的半导体制作技术来设置于N+源 极130、N+区域160、N+区域162和N+漏极180各自的表面上。双栅极半导体器件100包括由P-衬底110、N+源极130和N+区域160、栅极140 和氧化物层150形成的N型MOS场效应晶体管(也称为N沟道M0SFET)。双栅极半导体器 件100也包括由P-衬底110、N-阱120、N+区域162、P+栅极170和N+漏极180形成的N 沟道结场效应晶体管(也称为N型JFET)。在这一实施例中，N+区域160和N+区域162相 邻，并且N+区域162基本上设置于N-阱120中。作为选择，可以配置双栅极半导体器件100的元件使得双栅极半导体器件100包 括P型MOS栅极，该栅极包括P沟道结栅极。在这样的实施例中，一些掺杂硅区域和/或层 可以根据本领域已知的半导体制作技术具有不同掺杂。可以认为双栅极半导体器件100在两个模式中操作。图1中所示第一模式由Vgl >阈值电压Vth和Ivg2-VpiI 0(即Vg2-Vp1的绝对值约为0)表明。Vgl是在栅极140的电 压，Vg2是在P+栅极170的电压，Vth是栅极140的阈值电压，并且Vp1是在N+区域162的电 压。在第一模式中，向栅极140施加大于Vth的电压Vgl使得MOS栅极“导通”。向P+栅极 170施加控制电压Vg2使得结栅极偏置为在控制电压Vg2与N+区域162的电压Vpi之间具有 低电势差。P+栅极170因此呈现对电流流动的低电阻R。n。在第一模式中，半导体器件100 在N+源极130与N+漏极180之间传导电流。在第二模式中，半导体器件100不传导电流。回到图1，在第二模式中，向P+栅极170施加负控制电压Vg2，并且在P+栅极170 之下的耗尽区域延伸到N-阱120中的沟道中(未示出)。当向P+栅极170施加的控制电 压Vg2使得IVg2-VpiI大于夹断电压V。ff时，沟道在P+栅极170之下全耗尽，并且无电流在N+ 区域162与N+漏极180之间流动。类似地，在第二模式中，无电流在N+源极130与N+漏 极180之间流动。当向P+栅极170施加的控制电压Vg2使得|Vg2-VPI| 0(对应于第一模式)时，沟 道开放，并且多数载流子的电流可以在N+区域162与N+漏极180之间流动。P+栅极170 (结
7栅极)的行为因此可以等效于如下可变电阻器，该电阻器在Ivg2-VpiI >乂。 时具有在N+源 极130与N+漏极180之间允许很少或者无电流流动的高有效电阻R。ff并在|Vg2-VPI| ^O 时具有允许最大电流流动的低有效电阻R。n。双栅极半导体器件100可以包括具有双栅极的器件，其中在P+栅极170 (结栅极) 的控制电压Vg2可以是在栅极140 (M0S栅极)的电压Vgl的函数。可以使用参照图5描述的 控制电路，将MOS栅极和结栅极同时都动态偏置在“导通”状态或者“截止”状态中。在操作的第二模式中的高有效电阻R。ff允许P+栅极170维持高电压并且限制在 栅极140与N+区域160之间的电压电势少于MOS栅极击穿电压。由于双栅极半导体器件 100的击穿电压为MOS栅极与P+栅极170的击穿电压之和，所以P+栅极170的本征高击穿 电压提供双栅极半导体器件100的高击穿电压。控制电压Vg2可以使用控制电路来调节并且可以依赖于夹断电压V。ff。控制电路可 以包括配置成将来自栅极140的RF信号耦合到P+栅极170的电容器(未示出)。为了限 制在栅极140与P+栅极170之间的距离，可以利用在栅极140与P+栅极170之间的多个 平行的堆叠金属层实现该电容器。图2图示了包括MOS栅极、结栅极和使用传导层来耦合的两个N+区域的双栅极半 导体器件的示例横截面。双栅极半导体器件200可以使用本领域已知的半导体制作技术由 掺杂硅、多晶硅、金属和绝缘层的区域和/或层形成。双栅极半导体器件200包括P-衬底110、形成于P-衬底110中的N-阱120、N+ 源极130、栅极140、氧化物层150、N+区域260、N+区域265、传导层265、P+栅极170和N+ 漏极180。传导层265可以是多晶硅层、金属层或者本领域已知的另一传导层。如图2中所 示，N+区域260和N+区域262由P-衬底110的区域分离，并且N+区域262基本上设置于 N-阱120中。如这里参照双栅极半导体器件200讨论的那样，电信号如Vgl和控制电压Vg2可以 分别耦合到栅极140和P+栅极170。电信号也可以使用附加多晶硅层(未示出)或者金 属层(未示出)来耦合到N+源极130、N+区域260、N+区域262和N+漏极180，这些层使 用本领域已知的半导体制作技术来设置于N+源极130、N+区域260、N+区域262和N+漏极 180各自的表面上。双栅极半导体器件200包括由P-衬底110、N-阱120、N+源极130和N+区域260、 栅极140和氧化物层150形成的N型M0SFET。双栅极半导体器件200也包括由P-衬底110、 N-阱120、N+区域262、P+栅极170和N+漏极180形成的N沟道JFET。在这一实施例中， 使用传导层265来耦合N+区域260和N+区域262。作为选择，可以配置双栅极半导体器件200的元件使得双栅极半导体器件200包 括包含P沟道结栅极的P型MOS栅极或者包含P沟道结栅极的N型MOS栅极或者包含N沟 道结栅极的P型MOS栅极。在这样的实施例中，一些掺杂硅区域和/或层可以根据本领域 已知的半导体制作技术具有不同掺杂。可以认为双栅极半导体器件200与这里参照图1描述的两个模式类似地操作。第 一模式由Vgl >阈值电压Vth和IVg2-VpiI 0表明，其中Vp1是在N+区域262的电压。在第 一模式中，向栅极140施加大于Vth的电压Vgl使得MOS栅极“导通”。向P+栅极170施加控 制电压Vg2使得结栅极偏置为在控制电压Vg2与N+区域262的电压Vpi之间具有低电势差。P+栅极170因此呈现对电流流动的低电阻R。n。在第一模式中，半导体器件200在N+源极 130与N+漏极180之间传导电流。在第二模式中，半导体器件200不传导电流。当向P+栅极170施加控制电压Vg2使得|Vg2-VPI| 0(对应于第一模式)时，沟道 开放，并且多数载流子的电流可以在N+区域262与N+漏极180之间流动。P+栅极170 (结 栅极)的行为因此可以等效于如下可变电阻器，该电阻器在IVg2-VpiI >乂。 时具有在N+源 极130与N+漏极180之间允许很少或者无电流流动的高有效电阻R。ff而在|Vg2-VPI | ^ 0 时具有允许最大电流流动的低有效电阻R。n。双栅极半导体器件200可以包括具有双栅极的器件，其中在P+栅极170 (结栅极) 的控制电压Vg2可以是在栅极140的电压Vgl的函数。可以使用参照图5描述的控制电路， 将MOS栅极和结栅极同时都动态偏置在“导通”状态或者“截止”状态中。如参照图1所述， 控制电路可以包括配置成将来自栅极140的RF信号耦合到P+栅极170的电容器(未示 出)。在操作的第二模式中，高有效电阻R。ff允许P+栅极170维持高电压并且限制在栅 极140与N+区域260之间的电压电势少于MOS栅极击穿电压。由于双栅极半导体器件200 的击穿电压为MOS栅极与P+栅极170的击穿电压之和，所以P+栅极170的本征高击穿电 压提供双栅极半导体器件200的高击穿电压。图3图示了包括MOS栅极和结栅极以及设置于MOS栅极与结栅极之间的单个N+ 区域的双栅极半导体器件的示例横截面。双栅极半导体器件300可以使用本领域已知的半 导体制作技术由掺杂硅、多晶硅、金属以及绝缘层的区域和/或层形成。双栅极半导体器件 300包括P-衬底110、形成于P-衬底110中的N-阱120、N+源极130、栅极140、氧化物层 150、N+区域360、P+栅极170和N+漏极180。如图3中所示，N+区域360基本上设置于 N-阱120中。如参照图1至图2所述的那样，电信号如Vgl和控制电压Vg2可以分别耦合到栅极 140和P+栅极170。电信号也可以使用附加多晶硅层(未示出)或者金属层(未示出)来 耦合到N+源极130、N+区域360和N+漏极180，这些层使用本领域已知的半导体制作技术 来设置于N+源极130、N+区域360和N+漏极180各自的表面上。双栅极半导体器件300包括由P-衬底110、栅极140和氧化物层150形成的N型 MOS栅极。双栅极半导体器件300也包括由P-衬底110、N-阱120、N+区域360、P+栅极 170和N+漏极180形成的N沟道JFET。在这一实施例中，N+区域360是N沟道JFET的源 极并且邻接N型MOS栅极，该N型MOS栅极包括栅极140和氧化物层150。可以认为双栅极半导体器件300与如这里参照图1至图2描述的两个模式类似地 操作。第一模式由Vgl >阈值电压Vth和IVg2-VpiI 0表明，其中Vp1是在N+区域360的电 压。在第一模式中，向栅极140施加大于Vth的电压Vgl使得MOS栅极“导通”。向P+栅极 170施加控制电压Vg2使得结栅极偏置为在控制电压Vg2与N+区域360的电压Vpi之间具有 低电势差。P+栅极170因此呈现对电流流动的低电阻R。n。在第一模式中，半导体器件300 在N+源极130与N+漏极180之间传导电流。在第二模式中，半导体器件300不传导电流。当向P+栅极170施加控制电压Vg2使得|Vg2-VPI| 0(对应于第一模式)时，沟道 开放，并且多数载流子的电流可以在N+区域360与N+漏极180之间流动。因此可以认为P+ 栅极170(结栅极)的行为等效于如下可变电阻器，该电阻器在|Vg2-VPI| >￥。 时具有在N+源极130与N+漏极180之间允许很少或者无电流流动的高有效电阻R。ff而在I Vg2-Vpi | ≈ 0 时具有允许最大电流流动的低有效电阻R。n。如参照图1至图2所述的那样，可以认为双栅极半导体器件300是具有双栅极的 器件，其中在P+栅极170 (结栅极)的控制电压Vg2可以是在栅极140的电压Vgl的函数。 可以使用参照图5描述的控制电路，将MOS栅极和结栅极同时都动态偏置在“导通”状态或 者“截止”状态中。如参照图1所述，控制电路可以包括配置成将来自栅极140的RF信号 耦合到P+栅极170的电容器(未示出)。在操作的第二模式中，高有效电阻R。ff允许P+栅极170维持高电压并且限制在栅 极140与N+区域360之间的电压电势少于MOS栅极击穿电压。由于双栅极半导体器件300 的击穿电压为MOS栅极与P+栅极170的击穿电压之和，所以P+栅极170的本征高击穿电 压提供双栅极半导体器件300的高击穿电压。图4图示了图3的双栅极半导体器件300在操作的第二模式中的示例横截面。这 里对在操作的第二模式中的双栅极半导体器件300的描述类似地适用于分别参照图1至图 2描述的双栅极半导体器件100和200的操作的第二模式。在操作的第二模式中，向栅极140施加的电压Vgl低于阈值电压Vth使得MOS栅极 “截止”。向P+栅极170施加控制电压Vg2使得通过使用在Vg2与N+区域360的电压Vpi之 间的高电势差将结栅极偏置在夹断电压V。ff附近。P+栅极170因此对在漂移区域(比如图 4中所示漂移区域420)中的电流流动呈现高有效电阻R。ff。高有效电阻艮 归因于在P+栅 极170之下和周围延伸的耗尽区域，比如图4中所示耗尽区域410。在操作的第二模式中的高有效电阻R。ff允许P+栅极170维持高电压并且限制在 栅极140的电压摆幅少于MOS栅极击穿电压。操作的第二模式有效地保护栅极140免受大 于击穿电压的电压。由于双栅极半导体器件300的击穿电压为MOS栅极和P+栅极170的 击穿电压之和，所以P+栅极170的本征高击穿电压提供双栅极半导体器件300的高击穿电 压。图5图示了图1至图2的双栅极半导体器件的示例电路图。电路500包括N沟道 JFET 510、N沟道MOSFET 520和控制电路530。控制电路530向N沟道JFET 510的栅极 提供控制电压Vg2，该控制电压可以是N沟道MOSFET 520的电压Vgl的函数。控制电路530 工作，用以将N沟道MOSFET 520和N沟道JFET 510 二者同时动态偏置在“导通”状态或者 “截止”状态中。控制电路530可以是如下电容器，该电容器可以将来自N沟道MOSFET的栅 极的RF信号耦合到N沟道JFET的栅极。控制电路530提供控制电压Vg2以偏置N沟道JFET 510使得R。ff有效电阻在N沟 道MOSFET “截止”(即Vgl < Vth)时是最大值。通常，控制电压Vg2将N沟道JFET 510偏置 在夹断电压V。ff附近。当N沟道MOSFET 520 “导通”(即Vgl > Vth)时，控制电路530提供 控制电压Vg2以偏置N沟道JFET 510使得R。n有效电阻最小并且电流流动最大。R。n到R。ff 的有效电阻变化的大范围允许在N沟道JFET510的漏极的大的电压偏移和对应的对于参照 图1至图2描述的双栅极半导体器件的高功率能力。参照图1至图2描述的双栅极半导体 器件也可以由与电路500类似的电路图代表，其中N沟道结栅极510可以由P沟道结栅极 (未示出)取代并且N沟道MOS栅极520可以由P沟道MOS栅极(未示出)取代。图6图示了根据本发明一个替代实施例的双栅极半导体器件的横截面。与参照图1至图4描述的实施例相比，在这一实施例中，可以在更高空间密度配置中制作双栅极半导 体器件600。如图6中所示，双栅极半导体器件600不包括N+区域，比如参照图1至图4描 述的N+区域160、N+区域162、N+区域260、N+区域262和N+区域360。因此制作双栅极 半导体器件600无需常规的在MOS栅极与结栅极之间的N+区域注入。双栅极半导体器件 600的操作原理类似于参照图1至图3描述的双栅极半导体器件100、200和300的操作原 理(包括参照图4描述的操作的第二模式的描述)。双栅极半导体器件600可以使用本领域已知的半导体制作技术由掺杂硅、多晶 硅、金属以及绝缘层的区域和/或层形成。双栅极半导体器件600包括P-衬底110、形成 于P-衬底110中的N-阱120、N+源极130、栅极140、氧化物层150、P+栅极170和N+漏极 180。电信号如Vgl和控制电压Vg2可以分别耦合到栅极140和P+栅极170。电信号可 以使用附加多晶硅层(未示出)或者金属层(未示出)耦合到N+源极130和N+漏极180， 这些层使用本领域已知的半导体制作技术来设置于N+源极130和N+漏极180各自的表面 上。可以认为双栅极半导体器件600与参照图1至图4描述的操作的两个模式类似地 操作。在第一模式中，电流在N+源极130与N+漏极180之间传导。在第二模式中，电流不 传导。在第一模式中，向栅极140施加大于阈值电压Vth(未示出)的电压Vgl。向P+栅极 170施加控制电压Vg2，因此呈现对电流流动的低有效电阻R。n。在操作的第二模式中，向栅极140施加的电压Vgl低于阈值电压Vth，并且向P+栅 极170施加控制电压Vg2，因此呈现对电流流动的高有效电阻R。ff。高有效电阻R。ff归因于 在P+栅极170之下和周围延伸的与参照图4描述的耗尽区域410类似的耗尽区域。这里讨论的实施例是用于举例说明本发明。由于参照示意图描述这些实施例，所 以本领域技术人员可以清楚描述的方法或者具体元件的各种修改或者适应。依赖于本发明 的教导并且使这些教导已经发展现有技术的所有这样的修改、适应或者变化都视为在本发 明的精神实质和范围内。因此这些描述和附图不应视为具有限制意义，因为可以理解到本 发明决不仅限于所示实施例。
1权利要求
一种用于控制高击穿电压的双栅极半导体器件的方法，所述方法包括形成高击穿电压的双栅极半导体器件，所述器件包括在衬底上的金属氧化物半导体栅极和基本上在阱区域中的结栅极，所述阱区域基本上在所述衬底中；以及基本上在所述阱区域中形成漏极；基本上在所述衬底中形成源极；以及将控制电路耦合到所述结栅极，所述控制电路被配置成通过改变所述结栅极的有效电阻来控制在所述漏极与所述源极之间流动的电流。
2.根据权利要求1所述的方法，还包括 基本上在所述阱区域中形成第一注入区域；以及形成所述第二注入区域，所述第二注入区域与所述第一注入区域相邻。
3.根据权利要求1所述的方法，还包括 基本上在所述阱区域中形成第一注入区域；以及形成第二注入区域，其中所述第一注入区域使用传导层来耦合到所述第二注入区域。
4.根据权利要求1所述的方法，还包括基本上在所述阱区域中形成第一注入区域，所 述第一注入区域邻接所述金属氧化物半导体栅极。
5.根据权利要求1所述的方法，其中所述金属氧化物半导体栅极是N沟道金属氧化物 半导体栅极。
6.根据权利要求1所述的方法，其中所述金属氧化物半导体栅极是P沟道金属氧化物 半导体栅极。
7.根据权利要求1所述的方法，其中所述结栅极是N沟道结栅极。
8.根据权利要求1所述的方法，其中所述结栅极是P沟道结栅极。
9.根据权利要求1所述的方法，其中所述控制电路还被配置成生成向所述结栅极施加 的偏置电压，由此改变所述结栅极的有效电阻以控制在所述源极与所述漏极之间流动的电流。
10.根据权利要求1所述的方法，其中所述控制电路包括配置成将来自所述金属氧化 物半导体栅极的射频信号耦合到所述结栅极的电容器。
11.一种用于控制高击穿电压的双栅极半导体器件的方法，所述方法包括 形成具有第一掺杂类型的衬底；基本上在所述衬底中形成源极，所述源极具有第二掺杂类型； 在设置于所述衬底上的氧化物层上形成第一栅极； 形成基本上在所述衬底中并且具有第二掺杂类型的阱区域； 基本上在所述阱区域中形成第二栅极，所述第二栅极具有第一掺杂类型； 基本上在所述阱区域中形成漏极，所述漏极具有第二掺杂类型；以及 将控制电路耦合到所述第二栅极，所述控制电路被配置成通过改变在所述阱区域中的 所述漏极与所述源极之间的有效电阻来控制所述高击穿电压的双栅极半导体器件，其中所 述有效电阻控制在所述阱区域中的所述漏极与所述源极之间流动的电流。
12.根据权利要求11所述的方法，还包括形成具有所述第二掺杂类型的第一区域和具 有所述第二掺杂类型的第二区域，所述第一区域与所述第二区域相邻使得所述第一区域在 所述阱区域以外并且所述第二区域在所述阱区域中。
13.根据权利要求11所述的方法，还包括形成具有所述第二掺杂类型的第一区域和具 有所述第二掺杂类型的第二区域，使得所述第一区域在所述阱区域以外并且所述第二区域 在所述阱区域中，所述第一区域使用传导层来耦合到所述第二区域。
14.根据权利要求11所述的方法，还包括在所述阱区域中形成具有所述第二掺杂类型 的掺杂区域，所述掺杂区域邻接所述氧化物层。
15.根据权利要求11所述的方法，其中所述第一掺杂类型是P型并且所述第二掺杂类 型是N型。
16.根据权利要求11所述的方法，其中所述控制电路还被配置成生成向所述第二栅极 施加的偏置电压，由此改变在所述阱区域中的所述漏极与所述源极之间的有效电阻，其中 所述有效电阻控制在所述阱区域中的所述漏极与所述源极之间流动的电流。
17.根据权利要求11所述的方法，其中所述控制电路包括电容器，所述电容器被配置 成将来自所述第一栅极的射频信号耦合到所述第二栅极，由此改变在所述阱区域中的所述 漏极与所述源极之间的有效电阻，其中所述有效电阻控制在所述阱区域中的所述漏极与所 述源极之间流动的电流。
18.一种用于功率应用的高击穿电压的双栅极半导体器件，所述高击穿电压的双栅极 半导体器件包括衬底，具有第一掺杂类型；源极，基本上形成于所述衬底中，所述源极具有第二掺杂类型；第一栅极，形成于设置在所述衬底上的氧化物层上；阱区域，具有第二传导类型并且基本上形成于所述衬底中；漏极，基本上形成于所述阱区域中，所述漏极具有第二掺杂类型；以及第二栅极，基本上形成于所述阱区域中，所述第二栅极具有第一掺杂类型，其中在高击 穿电压的双栅极半导体器件中流动的电流响应于向所述第二栅极施加的电压。
19.根据权利要求18所述的高击穿电压的双栅极半导体器件，还包括具有所述第二掺 杂类型的第一区域和具有所述第二掺杂类型的第二区域，所述第一区域与所述第二区域相 邻使得所述第一区域在所述阱区域以外并且所述第二区域在所述阱区域中。
20.根据权利要求18所述的高击穿电压的双栅极半导体器件，还包括具有所述第二 掺杂类型的第一区域和具有所述第二掺杂类型的第二区域，使得所述第一区域在所述阱区 域以外并且所述第二区域在所述阱区域中，所述第一区域使用传导层来耦合到所述第二区 域。
21.根据权利要求18所述的高击穿电压的双栅极半导体器件，还包括在所述阱区域中 具有所述第二掺杂类型的掺杂区域，所述掺杂区域邻接所述氧化物层。
22.根据权利要求18所述的高击穿电压的双栅极半导体器件，其中所述第一掺杂类型 是P型并且所述第二掺杂类型是N型。
23.根据权利要求18所述的高击穿电压的双栅极半导体器件，其中所述第一栅极邻接 所述阱区域。
24.根据权利要求18所述的高击穿电压的双栅极半导体器件，还包括被配置成生成向 所述第二栅极施加的偏置电压的控制电路。
25.根据权利要求24所述的高击穿电压的双栅极半导体器件，其中所述控制电路包括被配置成将来自所述第一栅极的射频信号耦合到所述第二栅极的电容器。
全文摘要
一种双栅极半导体器件提供如下高击穿电压，该击穿电压允许对功率应用有用的输出电压的大的偏移。该双栅极半导体器件可以视为包括MOS栅极和结栅极的双栅极器件，其中结栅极的偏置可以是MOS栅极的栅极电压的函数。双栅极半导体器件的击穿电压是MOS栅极和结栅极的击穿电压之和。由于单独的结栅极具有本征高击穿电压，所以双栅极半导体器件的击穿电压大于单独的MOS栅极的击穿电压。双栅极半导体器件与常规晶体管器件相比除了在更高功率水平的可操作性之外还提供改进的RF能力。
文档编号H01L29/93GK101978506SQ200880128225
公开日2011年2月16日 申请日期2008年2月13日 优先权日2008年2月13日
发明者A·G·布拉卡尔, D·A·马斯利阿, F·C·休恩, P·J·巴劳尔 申请人:Acco半导体公司