专利名称：整合型无源元件及其制造方法
整合型无源元件及其制造方法
技术领域：
本发明是有关于一种整合型无源元件及其制造方法，特别是有关于一种具有较厚电感层的整合型无源元件及其制造方法。
背景技术：
现今，半导体封装产业为了满足各种高密度封装的需求，逐渐发展出各种不同型 式的封装构造，其中各种不同的系统封装(system in package, SIP)设计概念常用于架构 高密度封装构造。在系统封装型的封装构造中，其可将二个或以上的芯片设置在同一封装 基板上，以提高芯片组装密度，除此之外，其亦可能将数个无源元件(passive element)整 合成单一整合型无源元件(integrated passive device, IPD)，以提高基板有限组装面积 的利用率。依制造过程不同，整合型无源元件可分为低温陶瓷共烧技术(lowtemperature co-fired ceramic, LTCC)、内嵌式无源兀件技术(embedded passivedevice)与薄膜技术 (thin film technology)三种技术。低温陶瓷共烧技术是以陶瓷作为电路基板材料，并将 无源元件以平行式印刷涂布方式烧结形成整合式陶瓷元件。再者，内嵌式无源元件技术是 利用特殊介电及电阻材料，搭配有机玻璃纤维基板等的迭层结构，依照电路特性与需求，采 用高低介电系数及电阻基板材料来应用在内埋电容、电阻或高频传输线等设计上。另外，薄 膜技术技术的生产方式大致上则与半导体制造过程相似，制造过程是利用半导体前段晶圆 代工产业采用已久的物理相沉积技术(PVD)设备在硅晶图上制作元件与线路，再加以切割 成数颗整合型无源元件。就现有薄膜技术而言，虽然其制造的整合型无源元件具有整合密度高及体积小型 化等优点，但受限于物理相沉技术设备仅能制作出厚度小于ι微米(μπι)的电感结构。由 于电感结构的厚度愈薄，其Q值(品质因子)愈低、电能损耗愈高及效率愈差。结果，因为 厚度问题造成电感结构的Q值无法进一步提高，因而限制了利用薄膜技术制造的整合型无 源元件的应用价值。故，有必要提供一种整合型无源元件及其制造方法，以解决现有技术所存在的问题。
发明内容本发明的主要目的在于提供一种整合型无源元件及其制造方法，其可以采用半导 体后段封装基板的设备来制造整合型无源元件，使其具有厚度大于5微米的电感结构，进 而有利于降低电感损耗、提高电感效率，并可提高无源元件整合密度及缩小元件体积。本发明的次要目的在于提供一种整合型无源元件及其制造方法，其中整合型无源 元件可以做为载体承载芯片，再以金属线或金属球电性连接到封装用基板或外部电子装置 上，进而提高系统封装的组装密度。本发明的另一目的在于提供一种整合型无源元件及其制造方法，其中整合型无源元件可以做为载体，并贯穿形成导电通孔(via)，以便承载及堆迭芯片，进而提高系统封装 的便利性及多样性。为达成本发明的前述目的，本发明提供一种整合型无源元件，其特征在于所述整 合型无源元件包含一基板、一第一绝缘层、一第二绝缘层及一第三绝缘层。所述基板的上 表面依序堆迭所述第一、第二及第三绝缘层。所述第一绝缘层内具有一第一电路层，所述第 一电路层包含至少一电容结构及至少一电阻结构。所述第二绝缘层内具有一第二电路层， 所述第二金属层的厚度介于5至50微米之间，所述第二电路层与所述第一电路层电性连 接，并且形成至少一第一电感结构。所述第三绝缘层内具有一第三电路层，所述第三金属层 的厚度介于5至25微米之间，所述第三电路层与所述第二电路层电性连接，并且形成至少 一第二电感结构。所述第三绝缘层另具有数个开口，以裸露所述第三电路层的一部分表面 并形成数个接垫。在本发明的一实施例中，所述第一、第二及第三绝缘层选自低介电值(l 0W-k)材 料，例如聚亚酰胺(polyimide，PI)或苯环丁烯(benzocyclobutene，BCB)。 在本发明的一实施例中，所述基板为硅基板或玻璃基板。在本发明的一实施例中，所述接垫另电性连接至少一倒装型芯片(flipchip)或 至少一打线型芯片(wire bonding chip)。在本发明的一实施例中，所述基板另包含数个导电通孔(via)，其贯穿所述基板的 上表面及下表面。在本发明的一实施例中，每一所述接垫上形成一金属球或连接一金属线。在本发明的一实施例中，所述第一金属层的厚度介于0. 1至2微米之间。再者，本发明提供另一种整合型无源元件的制造方法，其特征在于所述制造方法 包含下列步骤在一基板的上表面形成一第一电路层，所述第一电路层包含至少一电容结 构及至少一电阻结构；形成一第一绝缘层，以覆盖所述第一电路层；在所述第一绝缘层上 形成一第二电路层，所述第二金属层的厚度介于5至50微米之间，所述第二电路层电性连 接所述第一电路层，并包含至少一第一电感结构；形成一第二绝缘层，以覆盖所述第二电路 层；在所述第二绝缘层上形成一第三电路层，所述第三金属层的厚度介于5至25微米之间， 所述第三电路层电性连接所述第二电路层，并包含至少一第二电感结构；以及，形成一第三 绝缘层，以覆盖所述第三电路层，并使所述第三绝缘层形成数个开口，以裸露所述第三电路 层的一部分表面及形成数个接垫。在本发明的一实施例中，在形成所述第一电路层的步骤中，另在所述基板的下表 面形成一不透光金属层。
图1是本发明第一实施例的整合型无源元件的示意图。图2A至2N是本发明第一实施例的整合型无源元件的制造方法的流程示意图。图3A及3B是本发明第二实施例的整合型无源元件的使用示意图。图4A及4B是本发明第三实施例的整合型无源元件的使用示意图。图5A及5B是本发明第四实施例的整合型无源元件的使用示意图。
具体实施方式为让本发明上述目的、特征及优点更明显易懂，下文特举本发明较佳实施例，并配 合附图，作详细说明如下请参照图1所示，本发明第一实施例的整合型无源元件(IPD)相似于现有利用半 导体前段晶圆代工产业的物理相沉积设备制造的薄膜技术整合型无源元件，但本发明改变 成采用半导体后段封装基板的设备来制造整合型无源元件，使其具有厚度大于5微米的电 感结构，进而有利于降低电感损耗及提高电感效率，且可应用在系统封装型(SIP)的封装 构造中，以提高基板有限组装面积的利用率。请再参照图1所示，本发明第一实施例的整合型无源元件100包含一基板1、一 第一绝缘层2、一第二绝缘层3及一第三绝缘层4。所述基板1上依序堆迭所述第一、第二 及第三绝缘层2、3、4。所述第一绝缘层2内具有一第一电路层21，所述第一电路层21具有 至少一电容结构Cl及至少一电阻结构R。所述第二绝缘层3内具有一第二电路层31，所述 第二电路层31与所述第一电路层21电性连接，并且形成至少一第一电感结构Ll，所述第二 电路层31的第一电感结构Ll的厚度介于5至50微米之间。所述第三绝缘层4内具有一 第三电路层41 ，所述第三电路层41与所述第二电路层31电性连接，并且形成至少一第二电 感结构L2，所述第三电路层41的第二电感结构L2的厚度介于5至25微米之间。所述第三 绝缘层4另具有数个开口 42，以裸露所述第三电路层41的一部分表面并形成数个接垫43。 另外，亦可能设计由所述第一电路层21、所述第二电路层31及两者之间的第一绝缘层2构 成一辅助电容结构C2，同时亦可能由所述第二电路层31、所述第三电路层41及两者之间的 第二绝缘层3构成另一辅助电容结构C3。本发明第一实施例将于下文配合图2A至2N详细 说明整合型无源元件100的制造方法的各个步骤。请参照图2A至2G所示，本发明第一实施例的整合型无源元件的制造方法的第一 步骤是在一基板1的上表面形成一第一电路层21，所述第一电路层21包含至少一电容结 构Cl及至少一电阻结构R。在本步骤中，所述基板1可选自硅基板或玻璃基板。在本实施 例中，所述基板1优选为玻璃基板，其优点在于玻璃的绝缘特性优于硅的半导体特性，因此 更能确保后续电阻、电容或电感在正常运作时的工作品质。再者，当所述基板1选自玻璃基 板，亦可有效的降低整合型无源元件100的制造成本。再者，所述第一电路层21的详细制造方法如下如图2A所示，先在所述基板1的 上表面利用溅镀(sputtering)等方式依序形成一电阻材料层211、一金属材料层212、一电 容材料层213及另一金属材料层214。在本实施例中，所述电阻材料层211优选为氮化钽 (TaN)；所述金属材料层212优选为铝铜复合层(Al+Cu)；所述电容材料层213优选为氧化 钽(Ta2O5),其是由先形成钽层(Ta)再将其阳极氧化(anodization)处理而成；及所述金属 材料层214优选亦为铝铜复合层(Al+Cu)。在本实施例中，当所述基板1选自玻璃基板时， 所述基板1的下表面则另形成一不透光金属层11 (例如钛Ti薄层)，如此可让半导体后段 封装基板设备误将所述基板1判断为不透明的硅基板，以便后续能利用半导体后段封装基 板设备来制作所述第二及第三电路层31、41于玻璃基板上。如图2B所示，接着利用半导体后段封装基板的设备来进行光刻胶方法，以形成一 光刻胶(Photo-resist)层22，并对其进行曝光及显影程序，使所述光刻胶层22仅存留在后 续需要制作电容结构的位置上。如图2B及2C所示，利用现有蚀刻方法蚀刻去除裸露的所述电容材料层213及所述金属材料层214。接着，移除所述光刻胶层22。如图2D所示，再次利用半导体后段封装基板的设备来进行光刻胶方法，以形成另 一光刻胶层23，并对其进行曝光及显影程序，使所述光刻胶层23仅存留在后续需要制作导 电通孔(via)的位置上及所述金属材料层214上。如图2D及2E所示，利用现有蚀刻方法 蚀刻去除裸露的所述金属材料层212。接着，移除所述光刻胶层23。如图2F所示，再另进行一次光刻胶、曝光、显影、蚀刻及移除光刻胶等程序，以去 除裸露的所述电阻材料层211。此时，仍存留于所述基板1上的所述电阻材料层211、金属 材料层212、电容材料层213及金属材料层214即共同构成所述第一电路层21的主要部分， 并形成至少一电容结构Cl及至少一电阻结构R。所述第一电路层21的厚度介于0. 1至2 微米之间。每一所述电容结构Cl包含一片段的金属材料层212、一片段的电容材料层213 及一片段的金属材料层214。每一所述电阻结构R包含二片段的金属材料层212及一片段 的电阻材料层211。请参照图2G所示，本发明第一实施例的整合型无源元件的制造方法的第二步 骤是形成一第一绝缘层2，以覆盖所述第一电路层21。在本步骤中，所述第一绝缘层 2选自低介电值(low-k)材料，例如优选为选自聚亚酰胺(polyimide，PI)或苯环丁烯 (benzocyclobutene,BCB)。另进行一次光刻胶、曝光、显影、蚀刻及移除光刻胶等程序，以在 所述第一绝缘层2内形成数个贯穿孔24，其裸露所述金属材料层212的一部分表面，以便后 续形成导电通孔。所述第一绝缘层2的厚度可控制在介于5至25微米之间。请参照图2H及21所示，本发明第一实施例的整合型无源元件的制造方法的第三 步骤是在所述第一绝缘层2上形成一第二电路层31，所述第二金属层31的厚度介于5至 50微米之间，所述第二电路层31电性连接所述第一电路层21，并包含至少一第一电感结构 Li。在本步骤中，所述第二电路层31的详细制造方法如下如图2H所示，先在所述第一绝 缘层2上及所述贯穿孔24内利用溅镀(sputtering)等方式形成一金属薄层311，所述金属 薄层311优选为选自钛铜复合层(Ti+Cu)；接着，利用半导体后段封装基板的设备来进行光 刻胶方法，以在所述金属薄层311的上表面形成一光刻胶30，所述光刻胶30裸露出后续需 要制作所述第二电路层31的位置及裸露出所述贯穿孔24。如图21所示，接着利用所述金属薄层311进行电镀(electro-plating)程序，以 在所述金属薄层311上形成所述第二电路层31，并在每一所述贯穿孔24内形成一导电通孔 25。所述第二电路层31优选为选自铜(Cu)，但亦可能为铝(Al)或其他等效金属。所述第 二电路层31并包含至少一第一电感结构Ll，所述第二电路层31的第一电感结构Ll的厚度 介于5至50微米之间，及其形状可为螺旋圆形、螺旋方形或螺旋多边形等既有电感形状，但 所述电感形状并非用以限制本发明。再者，所述导电通孔25则用以电性连接所述第二电路 层31及第一电路层21。最后，移除所述光刻胶30，并利用蚀刻液去除裸露的所述金属薄层 311。此时，所述基板1下表面的不透光金属层11 (钛Ti薄层)亦会被同时去除。请参照图2J所示，本发明第一实施例的整合型无源元件的制造方法的第四步骤 是形成一第二绝缘层3，以覆盖所述第二电路层31。在本步骤中，所述第二绝缘层3选自 低介电值(low-k)材料，例如优选为选自聚亚酰胺(PI)或苯环丁烯(BCB)。另进行一次光 刻胶、曝光、显影、蚀刻及移除光刻胶等程序，以在所述第二绝缘层3内形成数个贯穿孔32， 其裸露所述第二电路层31的一部分表面，以便后续形成导电通孔。所述第二绝缘层3的厚度可控制在介于10至100微米之间，且所述第二绝缘层3的厚度明显大于所述第一绝缘层 2的厚度。请参照图2K及2L所示，本发明第一实施例的整合型无源元件的制造方法的第五 步骤是在所述第二绝缘层3上形成一第三电路层41，所述第三金属层41的厚度介于5至 25微米之间，所述第三电路层41电性连接所述第二电路层31，并包含至少一第二电感结构 L2。在本步骤中，所述第三电路层41的详细制造方法如下如图2K所示，先在所述第二绝 缘层3上及所述贯穿孔32内利用溅镀(sputtering)等方式形成一金属薄层411，所述金属 薄层411优选为选自钛铜复合层(Ti+Cu)；接着，利用半导体后段封装基板的设备来进行光 刻胶方法，以在所述金属薄层411的上表面形成一光刻胶40，所述光刻胶40裸露出后续需 要制作所述第三电路层41的位置及裸露出所述贯穿孔32。如图2L所示，接着利用所述金属薄层411进行电镀(electro-plating)程序，以 在所述金属薄层411上形成所述第三电路层41，并在每一所述贯穿孔32内形成一导电通孔 33。所述第三电路层41优选为选自铜(Cu)，但亦可能为铝(Al)或其他等效金属。所述第 三电路层41并包含至少一第二电感结构L2，所述第三电路层41的第二电感结构L2的厚 度介于5至25微米之间，所述第二电感结构L2的厚度明显小于所述第一电感结构Ll的厚 度。所述第二电感结构L2的形状同样可为螺旋圆形、螺旋方形或螺旋多边形等既有电感形 状，但所述电感形状并非用以限制本发明。再者，所述导电通孔33则用以电性连接所述第 三电路层41及第二电路层31。最后，移除所述光刻胶40，并利用蚀刻液去除裸露的所述金 属薄层411。请参照图1、2M及2N所示，本发明第一实施例的整合型无源元件的制造方法的第 六步骤是形成一第三绝缘层4，以覆盖所述第三电路层41，并使所述第三绝缘层4形成数 个开口 42，以裸露所述第三电路层41的一部分表面及形成数个接垫43。在本步骤中，所 述第三绝缘层4选自低介电值(low-k)材料，例如优选为选自聚亚酰胺(PI)或苯环丁烯 (BCB)。如图2M所示，另进行一次光刻胶、曝光、显影、蚀刻及移除光刻胶等程序，以在所述 第三绝缘层4的表面形成数个开口 42，其裸露所述第三电路层41的一部分表面。所述第 三绝缘层4的厚度可控制在介于10至50微米之间，且所述第三绝缘层4的厚度明显小于 所述第二绝缘层3的厚度。再者，如图2N所示，先在所述第三绝缘层4上及所述开口 42内 利用溅镀(sputtering)等方式形成一金属薄层431，所述金属薄层431优选为选自钛铜复 合层(Ti+Cu)；接着，利用半导体后段封装基板的设备来进行光刻胶方法，以在所述金属薄 层431的上表面形成一光刻胶44，所述光刻胶44裸露出后续需要制作所述接垫43的位置 及所述贯穿孔32。随后，如图1及2N所示，利用电镀或印刷(printing)等方式形成数个接 垫43，所述接垫43可相对所述第三绝缘层4表面选择呈凸出、齐平或凹入状，以适用于各种 可能的产品使用状态。最后，移除所述光刻胶44，并利用蚀刻液去除裸露的所述金属薄层 431，即可制作完成所述整合型无源元件100。在所述整合型无源元件100中，除了包含所述 电容结构Cl、电阻结构R、第一电感结构Ll及第二电感结构L2之外，另亦可能设计由所述 第一电路层21、所述第二电路层31及两者之间的第一绝缘层2构成一辅助电容结构C2，同 时亦可能设计由所述第二电路层31、所述第三电路层41及两者之间的第二绝缘层3构成另 一辅助电容结构C3。请参照图3A及3B所示，其揭示本发明第二实施例的整合型无源元件100的使用示意图，其中第二实施例是将第一实施例的整合型无源元件100进一步组装结合至少一芯 片5及一封装基板6。如图3A所示，所述整合型无源元件100堆迭在所述芯片5上，所述整 合型无源元件100的接垫43朝上并利用数条金属线71电性连接到所述芯片5上。所述芯 片5是一倒装型芯片(flip chip)，其堆迭在所述封装基板6上。所述芯片5的有源表面朝 下并具有数个金属球51，及所述芯片5内具有数个贯穿两侧的导电通孔50，所述导电通孔 50连接在所述金属线71及所述芯片5的有源表面之间。所述封装基板6可以是单层或多 层的印刷电路板、陶瓷电路板或挠性电路板。如图3B所示，所述整合型无源元件100的接 垫43则是朝下且利用数个金属球72电性连接到所述芯片5上。通过堆迭结合所述整合型 无源元件100、芯片5及封装基板6，本发明第二实施例即可构成一系统封装型的封装构造。请参照图4A及4B所示，其揭示本发明第三实施例的整合型无源元件100的使用 示意图，其中第三实施例是将第一实施例的整合型无源元件100进一步组装结合至少一芯 片5及一封装基板6。如图4A所示，所述芯片5堆迭在所述整合型无源元件100上，所述芯 片5是一倒装型芯片，其有源表面朝下并具有数个金属球51，用以电性连接在所述整合型 无源元件100的一部分接垫43上。所述整合型无源元件100的接垫43朝上且利用数条金 属线71电性连接到所述封装基板6上，所述封装基板6可以是单层或多层的印刷电路板、 陶瓷电路板或挠性电路板。如图4B所示，所述芯片5是一打线(wirebonding)型芯片，其 有源表面朝上并具有数条金属线52，用以电性连接在所述整合型无源元件100的一部 分接 垫43上。通过堆迭结合所述整合型无源元件100、芯片5及封装基板6，本发明第三实施例 即可构成一系统封装型的封装构造。请参照图5A及5B所示，其揭示本发明第四实施例的整合型无源元件100的使用 示意图，其中第四实施例是将第一实施例的整合型无源元件100进一步组装结合至少一芯 片5及一封装基板6。如图5A所示，所述芯片5堆迭在所述整合型无源元件100上，所述芯 片5是一倒装型芯片，其有源表面朝下并具有数个金属球51，用以电性连接在所述整合型 无源元件100上。所述整合型无源元件100的接垫43朝下并利用数个金属球72电性连接 到所述封装基板6上。所述整合型无源元件100内具有数个贯穿两侧的导电通孔12，所述 导电通孔12连接在所述金属球51及所述整合型无源元件100的第一电路层21 (如图1所 示)之间。如图5B所示，所述芯片5结合在所述整合型无源元件100的接垫43上，所述芯 片5是一倒装型芯片，其有源表面朝上并具有数个金属球51，用以电性连接在所述整合型 无源元件100上。所述整合型无源元件100的接垫43朝下并利用数个金属球72电性连接 到所述封装基板6上。所述芯片5位于所述整合型无源元件100及封装基板6之间。通过 堆迭结合所述整合型无源元件100、芯片5及封装基板6，本发明第四实施例即可构成一系 统封装型的封装构造。如上所述，相较于现有薄膜技术仅能制作出厚度小于1微米的电感结构，造成电 感结构的Q值无法进一步提高，因而限制了利用薄膜技术制造的整合型无源元件的应用价 值等缺点，图1至2N的本发明通过改变成采用半导体后段封装基板的设备来制造所述整 合型无源元件100，使其具有厚度大于5微米的电感结构Ll及L2，进而有利于降低电感损 耗及提高电感效率，并可提高无源元件整合密度及缩小元件体积，及可应用在系统封装型 (SIP)的封装构造中，以提高基板有限组装面积的利用率。再者，如图3A至5B所示，所述整 合型无源元件100可以做为载体承载所述芯片5，再以所述金属线71或金属球72电性连接到所述封装用基板6 (或外部电子装置)上，因此亦可提高系统封装的组装密度。另外，如图5A所示，所述整合型无源元件100可以做为载体，并贯穿形成导电通孔(via) 12，以便承 载及堆迭所述芯片5，进而提高系统封装的便利性及多样性。 本发明已由上述相关实施例加以描述，然而上述实施例仅为实施本发明的范例。 必需指出的是，已公开的实施例并未限制本发明的范围。相反地，包含于权利要求书的精神 及范围的修改及均等设置均包含于本发明的范围内。
权利要求
一种整合型无源元件，其特征在于所述整合型无源元件包含一基板；一第一绝缘层，堆迭于所述基板的上表面，所述第一绝缘层内具有一第一电路层，所述第一电路层包含至少一电容结构及至少一电阻结构；一第二绝缘层，堆迭于所述第一绝缘层上，所述第二绝缘层内具有一第二电路层，所述第二金属层的厚度介于5至50微米之间，所述第二电路层与所述第一电路层电性连接，并且形成至少一第一电感结构；及一第三绝缘层，堆迭于所述第二绝缘层上，所述第三绝缘层内具有一第三电路层，所述第三金属层的厚度介于5至25微米之间，所述第三电路层与所述第二电路层电性连接，并且形成至少一第二电感结构，所述第三绝缘层另具有数个开口，以裸露所述第三电路层的一部分表面并形成数个接垫。
2.如权利要求1所述的整合型无源元件，其特征在于所述第一、第二及第三绝缘层为 低介电值材料，所述低介电值材料选自聚亚酰胺或苯环丁烯。
3.如权利要求1所述的整合型无源元件，其特征在于所述基板为硅基板或玻璃基板。
4.如权利要求1所述的整合型无源元件，其特征在于所述接垫另电性连接至少一倒 装型芯片或至少一打线型芯片。
5.如权利要求1所述的整合型无源元件，其特征在于所述基板另包含数个导电通孔， 其贯穿所述基板的上表面及下表面。
6.如权利要求1所述的整合型无源元件，其特征在于每一所述接垫上形成一金属球 或连接一金属线。
7.如权利要求1所述的整合型无源元件，其特征在于所述第一金属层的厚度介于0.1 至2微米之间。
8.一种整合型无源元件的制造方法，其特征在于所述制造方法包含步骤在一基板的上表面形成一第一电路层，所述第一电路层包含至少一电容结构及至少一 电阻结构；形成一第一绝缘层，以覆盖所述第一电路层；在所述第一绝缘层上形成一第二电路层，所述第二金属层的厚度介于5至50微米之 间，所述第二电路层电性连接所述第一电路层，并包含至少一第一电感结构；形成一第二绝缘层，以覆盖所述第二电路层；在所述第二绝缘层上形成一第三电路层，所述第三金属层的厚度介于5至25微米之 间，所述第三电路层电性连接所述第二电路层，并包含至少一第二电感结构；以及形成一第三绝缘层，以覆盖所述第三电路层，并使所述第三绝缘层形成数个开口，以裸 露所述第三电路层的一部分表面及形成数个接垫。
9.如权利要求8所述的整合型无源元件的制造方法，其特征在于在形成所述第一电 路层的步骤中，另在所述基板的下表面形成一不透光金属层。
10.如权利要求8所述的整合型无源元件的制造方法，其特征在于所述第一金属层的 厚度介于0.1至2微米之间。
全文摘要
本发明公开一种整合型无源元件及其制造方法，所述整合型无源元件在一基板的上表面依序堆迭一第一绝缘层、一第二绝缘层及一第三绝缘层。所述第一绝缘层内具有一第一电路层，其包含至少一电容结构及至少一电阻结构。所述第二绝缘层内具有一第二电路层，其厚度介于5至50微米之间，并形成至少一第一电感结构。所述第三绝缘层内具有一第三电路层，其厚度介于5至25微米之间，并形成至少一第二电感结构。所述整合型无源元件可以采用半导体后段封装基板的设备来制造，使其具有厚度大于5微米的电感结构，进而有利于降低电感损耗、提高电感效率，并可提高无源元件整合密度及缩小元件体积。
文档编号H01L27/04GK101834178SQ200910128829
公开日2010年9月15日 申请日期2009年3月12日 优先权日2009年3月12日
发明者杨学安, 苏清辉 申请人:日月光半导体制造股份有限公司