非易失性半导体存储装置的制作方法

专利名称：非易失性半导体存储装置的制作方法
技术领域：
近年来，可电写入和擦除的非易失性半导体存储装置 (nonvolatile semiconductor memory apparatus—)的高'J"生能4t不断发 展。作为非易失性半导体存储装置，例如，有EEPROM ( Electrically Erasable Programmable Read Only Memory,电可擦除可编程只读存 储器)，在这种EEPROM中，已知有代表性的是浮栅型(以下也称 为FG ( Floating Gate)型)和MONOS ( Metal Oxide Nitride Oxide Semiconductor,金属氧化物氮化物氧化物半导体)型这两种。MONOS型的基本结构为从上面开始依次层叠控制栅电
6极、阻挡绝缘膜、陷阱膜、隧道绝缘膜、基板。该结构中的写入和FG 型相同，也是施加高电压来注入电子，不过电子蓄积在陷阱膜中。而 擦除则与FG型不同，采取的是通过注入空穴来使蓄积的电子与空穴 才氐消的方法。作为其实现方法，本发明的发明人提出了从隧道绝缘膜的 导带形成浅能级陷阱(俘获和释放电子的位置)的方法(日本特愿2006 -332313号)。该提案的隧道绝缘膜在低电场时能够抑制与无陷阱的 绝缘膜基本相同的隧穿电流，而在高电场时电子通过陷阱进行隧穿。 因此，与无陷阱的绝缘膜相比隧穿的概率更高，从而泄漏电流增大。 因此，由于不提高电场Eox就能提高写入效率，所以作为隧道绝缘膜 是非常理想的。图3是未对图2所示的层叠结构的隧道绝缘膜施加电场的 情况(Eox = 0)的能带的示意图。从图3的左边开始，表示了半导体 基板的費米能級Ef，然后表示了由低k材料构成的绝缘层(以下也称 作低k层)的导带下端Ec和价带上端Ev,然后表示了由高k材料构 成的绝缘层(以下也称作高k层)中的导带下端Ec、辅助能级、和 价带上端Ev，最后表示了电荷蓄积膜5的費米能級Ef。另外，这里 所说的半导体基板的费米能级EF是指在使半导体基板强反型后状态 (写入状态)下在表面处的费米能级，通常处于比半导体基板的导带 下端Ec高约O.leV左右的位置。另外，设低k层和高k层的物理层 厚分别为L和T2,设低k层和高k层各自的导带下端Ec与半导体基 板的費米能級Ef之差、即势垒高度分别为(Pm和cpb2。在这里，辅助 能级由从高k层的导带下端Ec开始的深度cpt2来定义。从半导体基板 的费米能级EF看时，其处于(pw-(pt2的能级。省略了半导体基板、电 荷蓄积膜各自的Ec、 Ev。另外，在图3中示出了 Eox-0时半导体基
板和电荷蓄积膜的费米能级EF是一致的，但是它们也可以不一致。图4A表示对图2所示结构的隧道绝缘膜施加低电场Eox 时能带的示意图。这里，设低k层和高k层的介电常数分别为^、 ￡2， 设在低k层和高k层上施加的电压分别为W和V2。在介电常数不同 的绝缘层的层叠结构的情况下，在假定电通量密度恒定的情况下，在 各个绝缘层上施加不同的实际电场。此时，若设施加到低k层和高k 层的实际电场为Ei和E2时，则
￡ 。x ' E。x= f ! E, ￡ 2 E2 (4)
其中，￡ox ( =3.9)是Si02的介电常数。实际电场定义为 V/Tp E2=V2/T2。即，满足以下式(5):
￡ ! V!/T^ ￡ 2 V2/T2 (5)
由式(4)可知，低k层的实际电场比高k层强。这是因为由于 所以E^E2的缘故。因此，当低k层的物理层厚1\与高k层 的物理层厚T2相比厚一些的情况下，施加在低k层的电压VJ匕施加 在高k层的电压V2高。这是罔为，由于^<￡2，所以例如当T一T2时， (^/1\)< "2/T2)。根据上述分析和式(5)，所以V^Vz。由于在高k层上施加电压V2,所以从能级的角度看，辅助 能级具有V2的幅度。但是，在这种情况下，由于半导体基板的费米 能级EF比辅助能级低，所以辅助能级不影响泄漏电流。即，在低电 场下，泄漏电流与无辅助能级的相同的层叠结构的绝缘膜相同。
此时的有效隧穿概率TA (Ex)为
1公式3
<formula>formula see original document page 17</formula>其中，<Pbi*=q>bi+EF-Ex, (pb2*=<Pb2+EF - Ex - V！， m/和m/分别 为低k层和高k层中隧穿电子的有效质量。有效质量的典型值为0.5m。 在这里，m为真空中的电子质量。另外T^为富勒-诺海姆(F-N) 隧穿的概率，在0舀Ex〈cpJ时，由下述式(7)定义公式4
-a
(7)
在qC^Ex时由下述式(8)定义。
<formula>formula see original document page 17</formula> (8)
其中，m+为隧穿隧道绝缘膜的电子的有效质量、q)J为隧道绝缘 膜的有效的势垒高度、E/为费米能级、Ex为电子在隧穿方向上的能 量、e为基本电荷、h为普朗克常数、￡1和￡2分别为低1<:层和高k层 中的实际电场。另外，所说的F-N隧穿是指，如图5A所示，电子 贯穿绝缘膜的倾斜的导带；所谓D-T (直接隧穿)是指，如图5B所 示，电子不是贯穿绝缘膜的导带，而是直接到达对置的电极。图8A、 8B表示施加于EOT为1.8nm的上述两层结构的 隧道绝缘膜上的电场Eox、与流过该隧道绝缘膜的泄漏电流之间的关 系。为了进行比较，图8A、 8B中既表示了没有辅助能级的层叠绝缘 膜(没有添加Ge的层叠绝缘膜)的情况，也表示了 SiCh层为5nm、 1.8nm的单层结构的绝缘膜的情况。另外，因为EOT为1.8nm的单 层结构的Hf02层时的泄漏电流非常低，所以没有进入图8A、 8B表 示的范围中，因此未图示。图8A表示电荷保持的情况，图8B表示写 入的情况。另外，在写入时，由于电场E肌O、泄漏电流JO,所以 图8A、 8B中以电场Eox、电流J的绝对值表示。以下，在所有的实 施方式中，写入电场Eox、电流J均以绝对值表示。另外，图9A、 9B表示施加在EOT例如为2.4nm的双层 结构的隧道绝缘膜上的电场Eox、与流过该隧道绝缘膜的泄漏电流之 间的关系。在该双层结构的隧道绝缘膜中，Si02层的EOT为1.7nm、 物理膜厚Tphys为1.7nm, Hf02层的EOT为0,7nm、物理膜厚Tphys 为3.2nm。在图9A、 9B中，为了进行比较，既表示了没有辅助能级 的层叠绝缘膜(未添加Ge的层叠绝缘膜)的情况，也表示了 SK)2层 为5nm、 2.4nm的单层结构的绝缘膜的情况。图9A表示电荷保持的 情况，图9B表示写入的情况。如图9A所示，在电场Eox为3MV/cm 的低电场下，泄漏电流被抑制得小于等于1.0xl(T16A/cm2 (图9A的十 字标记)。另外，如图9B所示，在电场E仍为10MV/cm的比本实施 方式中假定的规格还低3MV/cm的电场E肌下流过0.1A/cm2的泄漏 电流，即能够提高写入效率(图9B中的十字标记)。与此相对，在 EOT为2.4nm的单层结构的Si02层的情况下，在13MV/cm的高电 场时，泄漏电流为1.0A/cm2，满足本实施方式中所假定的规格。但是， 在3MV/cm的低电场下泄漏电流为l.Oxl(T4A/cm2，比相同EOT的双
21层结构的绝缘膜的泄漏电流高12个数量级。作为形成辅助能级的方法，表示了添加Ge的例子，但是 可以利用Ge以外的元素，例如如

图19A至图19C所示的那样，利用 P、 As、 B或者Sb、 F、 Cl、 Br、 I、 At、 H等元素来形成，因此，可 以形成与实施方式l中的l.leV不同的辅助能级。但是，由图19A至 图19C可知，根据添加元素，存在在带隙中过剩地产生电子剩余的能 级的情况。因此，考虑泄漏电流特性和捕获特性，需要根据装置的规 格从上述添加元素中选择最适合的元素。
(关于高k层)图26A至图26K表示在选择1^203层作为高k层、Si02 层作为低k层进行层叠的情况下的各种辅助能级中，满足本发明的一 个实施方式中定义的隧道绝缘膜所要求的规格的物理膜厚的范围。
图26A至图26K分别表示1^203层的辅助能级为0eV (没有辅 助能级的情况)、1.9eV、 1.7eV、 1.5eV、 1.3eV、 l.leV、 0.9eV、 0.7eV、 0.5eV、 0.3eV、 O.leV的情况下的图。图27表示这些辅助能级与隧道 绝缘膜的EOT之间的关系。由图27可知，在选择La203层作为高k 层的情况下，辅助能级优选大于等于O.leV、小于1.5eV，最好是大于 等于O.leV小于等于1.3eV。另外，在有辅助能级的情况下，能够将 该低k层的层厚(直线B与横轴的交点的值)制成得比没有辅助能级 的情况下所需要的低k层的层厚(直线B'与横轴的交点的值)更薄(图 26H至图26K)。在该例子中，使用Si02作为低k层，不过由于SiN (氣化硅)比1^203层的介电常数低，所以和SK)2层一样，可以对于 La203层作为低k层使用。在上述说明中低k层是SK)2层而高k层是 La203层， <旦是在<氐k层为氧化珪层而高k层为氧化镧(LaO)层的 情况下，如果辅助能级在上述范围内，则也可以在同样的范围内得到 相同的效果。
HfSiO层图32A至图32K表示在选择Hf2Al207( (Hf02)2/3(Al203)1/3 )
层作为高k层、Si02层作为低k层进行层叠的情况下的各种辅助能级
中，满足本发明的一个实施方式中定义的隧道绝缘膜所要求的规格的 物理膜厚的范围。
图32A至图32K分别表示Hf2Ah07层的辅助能级为0eV (没有 辅助能级的情况)、1.9eV、 1.7eV、 1.5eV、 1.3eV、 l.leV、 0.9eV、 0.7eV、 0.5eV、 0.3eV、 O.leV的情况下的图。图33表示这些辅助能级 与隧道绝缘膜的EOT之间的关系。由图33可知，在选择Hf2Al207 层作为高k层的情况下，辅助能级优选大于0.3eV、小于等于l.leV， 最好是大于等于0.5eV小于等于l.leV。另外，在11&人1207层有辅助 能级的情况下，能够将该低k层的层厚(直线B与横轴的交点的值) 制成得比没有辅助能级的情况下所需要的低k层的层厚(直线B'与横 轴的交点的值)更薄(图32C至图321)。再有，如果Hf;jAl207层具 有大于等于l.leV小于等于1.5eV的辅助能级，则即使没有Si02层， 也就是说即使是Hf2Al207单层也可以作为隧道绝缘膜使用(图32D 至图32F)。但是，在11&入1207层具有1.3eV至1.5eV的辅助能级的 情况下，就不能实现将EOT制成得尽可能的薄的效果。另外，使用 Si02作为了低k层，不过由于SiN(氮化硅)比Hf2Ah07层的介电常 数低，所以和Si02层一样，可以对于1 2八1207层作为低k层使用。 在上述说明中，低k层是Si()2层而高k层是Hf2Al207层，但是在低 k层为氧化硅层而高k层为铝酸铪(HfAlO)层的情况下，如果辅助 能级在上述范围内，则也能够在同样的范围内得到相同的效果。
LaHfO层图34A至图34K表示在选择La2Hf;j07层作为高k层、SiOz 层作为低k层进行层叠的情况下的各种辅助能级中，满足本发明的一 个实施方式中定义的隧道绝缘膜所要求的规格的物理膜厚的范围。
图34A至图34K分别表示1^21 207层的辅助能级为0eV (没有 辅助能级的情况)、1.9eV、 1.7eV、 1.5eV、 1.3eV、 l.leV、 0.9eV、 0.7eV、 0.5eV、 0.3eV、 O.leV的情况下的图。另外，图35表示这些辅
32助能级与隧道绝缘膜的EOT之间的关系。由图35可知，在选择 丄321^207层作为高k层的情况下，辅助能级优选大于等于O.leV、小 于1.3eV,最好是大于等于0.1eV小于等于l.leV。另外，在有辅助能 级的情况下，能够将该低k层的层厚(直线B与横轴的交点的值')制 成得比没有辅助能级的情况下所需要的低k层的层厚(直线B'与横轴 的交点的值)更薄(图34G至图34J)。在该例子中，使用SK)2作为 低k层，不过由于SiN (氮化硅)比1^21 207层的介电常数低，所以 和Si02层一样，可以对于1^211&07层作为低k层使用。在上述说明 中低k层是SK)2层而高k层是La2Hf207层，但是在低k层为氧化硅 层而高k层为铪酸镧(LaHfO)层的情况下，如果辅助能级在上述范 围内，则也能够在同样的范围内得到相同的效果。 SiN层此外，图21、图25、图27、图29、图31、图33、图35、 图37和图39还表示了用于将EOT减薄的辅助能级的合适的范围。 图40A、 40B表示针对各个高k层的这些合适的范围。即，图40A是 表示在具有辅助能级的层叠结构中，比各个高k绝缘层的单层膜更有 效果的辅助能级的范围的图，图40B是表示该辅助能级的范围和最小 的EOT的表。由图40B可知，隧道绝缘膜的EOT的下限为在高k 层为LaAlO层时的1.26nm。另外，上限为在实施方式1中说明过的 5nm。即，隧道绝缘膜的EOT可以在1.26nm~5nm的范围内。另外，对于除上述高k材料以外的材料，当介电常数和AEc 与上述高k层基本相同，或者介于这些层之间的情况下，也可以将这 些材料作为本发明的一个实施方式中的高k层来使用。这种情况下， 具有合适的物理层厚的范围，该范围可以根据此前的讨论，通过计算 来正确地估计，也可以根据上述各高k层的数据，通过内插法或者外 推法来估计。另外，当隧道绝缘膜具有以第1绝缘层(低k层)、第2 绝缘层(高k层)、第3绝缘层这样的顺序进行层叠的层叠结构时， 第3绝缘层优选具有和第1绝缘层相同的介电常数或者具有介于第1 绝缘层的介电常数与第2绝缘层的介电常数之间的介电常数。 (实施方式3)首先，如图51A、 51B所示，在掺杂有所希望的杂质的p
38型硅基板1的表面上，形成具有上述实施方式中所述的辅助能级的隧
道绝缘膜22。例如，在75(TC下，在通过使用氢和氧的燃烧氧化来氧 化表面而形成了 SiOz层之后，利用CVD法形成添加有Ge的Hf02 层，形成具有辅助能级的隧道绝缘膜。然后，使用CVD(化学气相沉 积)法沉积作为浮栅电极的厚度为60nm的掺磷的结晶硅层23。在该 结晶硅层23上例如形成具有氮化硅膜的掩模部分24。之后，通过使 用抗蚀剂掩模(未图示)的反应性离子刻蚀(RIE)法依次刻蚀加工 掩模部分24、浮栅电极23、隧道绝缘膜22，使硅基板l的表面露出 一部分。进一步对硅基板l的露出区域进行刻蚀，形成深度为100nm 的元件分离槽25。接下来，在有选择地刻蚀去除露出的掩模部分22之后， 利用稀氢氟酸溶液等刻蚀去除氧化硅膜26的露出的表面，露出浮栅 电极223的侧壁面的一部分。然后，形成作为电极间绝缘膜27的高 介电常数体膜。例如，在浮栅电极(掺磷的结晶硅层)23上形成由 HfA10制成的电极间绝缘膜27 (图51E、 51F)。最后，如图52C、 52D所示，利用热氧化法在露出面上形 成被称作电极侧壁氧化膜的氧化硅膜30，之后，使用离子注入法形成 n+型的源/漏扩散层31。进一步地，以覆盖整个面的方式利用CVD法 形成氧化硅膜等的层间绝缘膜32。之后，利用公知的方法形成布线层 等，完成非易失性存储器单元。 (实施方式4)接下来，如图53C、 53D所示，在整个面上沉积用于元件 分离的氧化硅膜26，并将元件分离槽25完全掩埋。之后，利用CMP 法去除表面部分的氧化硅膜26，对表面进行平坦化。此时，露出氮化 珪膜34的上表面。接下来，如图53E、 53F所示，利用稀氢氟酸溶液刻蚀去除氧化硅膜26的露出表面，使氮化硅膜33的侧壁面露出。然后在整 个面上形成成为阻挡绝缘膜35的厚度为15nm的HfAlO膜。在本实 施方式中基底为硅基板，不过也可以是SiN膜。该SiN膜若在成膜中 表面被氧化则成为SiON膜，电荷保持特性劣化，但是如果使用在实 施方式1中说明的方法，则能够在保持SiN膜的特性的同时在其上形 成HfAlO膜。在这里，在本实施方式中，采用了稍稍刻蚀元件分离用 的氧化硅膜26的表面，使阻挡绝缘膜35上具有台阶的结构，不过并 不限于此，也可以使用平坦的阻挡绝缘膜35的结构，这可以根据隧 道绝缘膜和电荷蓄积层的希望的容量比来进行选择。然后，如图54A、 54B所示，利用CVD法在420。C下沉积 形成掺磷的n+型多晶硅层28作为控制栅电极，并在其上形成WSi层 29，从而形成由WSi层29/多晶硅层28构成的双层结构的厚度为 100nm的电极层。在这里，WSi层29通过使用以W(CO)6为原料气 体的CVD法沉积W，并在之后的热工序中将多晶硅层变换为WSix 而形成。另外，这些膜的制造方法并不限于这里表示的方法，也可以 使用其他的原料气体。再有，还可以是ALD法、CVD法之外的例如 賊射法、蒸镀法、激光融蚀法、MBE法、或者组合这些方法的成膜 方法。然后，在作为控制栅电极的WSi层29上沉积作为掩模部分的 氮化硅膜24。之后，通过使用抗蚀剂掩模(未图示)的RIE法依次 刻蚀加工氮化硅膜24、 WSi层29、多晶硅层28、作为阻挡绝缘膜35 的HfAlOx膜、作为电荷蓄积层34的氮化硅膜、作为隧道绝缘膜33 的SiON膜，如图54A所示形成沿字线方向的狭缝部40。
[0092最后，如图54C、 54D所示，利用热氧化法在露出面上形 成被称作电极侧壁氧化膜的氧化硅膜30，之后，使用离子注入法形成 n+型的源/漏扩散层31。进一步地，以覆盖整个面的方式利用CVD法 形成氧化硅膜等的层间绝缘膜32。之后，利用公知的方法形成布线层 等，完成MONOS型非易失性存储器单元。
[0093以上表示了具有辅助能级的低k层和高k层的层叠结构的 实施方式，但是也可以是形成有辅助能级的低k层、高k层、低k层
41的三层结构，还可以是更多层的多层膜。即使在介电常数平緩变化的 情况下，只要形成有辅助能级就会有效果。
[0094另外，以上表示了辅助能级在层中均匀分布的情况，但是 也可以在膜的进深方向上部分地存在，还可以具有密度分布。形成辅 助能级的元素也可以包含于半导体基板、电荷蓄积膜、电极间绝缘膜、 或控制栅电极中。
[0095另外，作为隧道绝缘膜所要求的规格，定义为在电荷保持 时为在3MV/cm下小于等于1.0xl(T16A/cm2,在写入时为在13MV/cm 下为0.1A/cm2，但是并不限于此，根据本发明，可以形成满足希望的 规格的隧道绝缘膜。
[0096此外，替代硅基板地，也可以使用Ge、 GaAs等的半导体 基板，还可以使用仅表面层为这些半导体层的基板。
[0097另外，实施方式1至4的非易失性半导体存储装置是 NAND型，不过也可以是NOR型。这种情况下，作为NOR型的非 易失性半导体存储装置中的存储单元的隧道绝缘膜，使用在上述实施 方式中说明过的隧道绝缘膜。
如以上说明的那样，根据本发明的各个实施方式能提供具有下述 隧道绝缘膜的非易失性半导体存储装置，该隧道绝缘膜即使将EOT 作薄也能够抑制低电场下的泄漏电流，并且能够提高高电场下的泄漏 电流。
[0098以上对各个实施方式进行了说明，但是本发明并不限于这 些实施方式，可以在不脱离本发明的主旨的范围内实施各种变形。
权利要求
1.一种非易失性半导体存储装置，其特征在于，包括存储元件，该存储元件包括半导体基板；在上述半导体基板上隔开地形成的源区和漏区；第1绝缘膜，形成在上述源区和上述漏区之间的上述半导体基板上，具有通过添加与基材不同的元素而形成的捕获和释放电子的位置的、包括不同介电常数的绝缘层，上述捕获和释放电子的位置处于比构成上述半导体基板的材料的费米能级高的能级；在上述第1绝缘膜上形成的电荷蓄积膜；在上述电荷蓄积膜上形成的第2绝缘膜；以及在上述第2绝缘膜上形成的控制栅电极。
2. 根据权利要求1所述的非易失性半导体存储装置，其特征在于，上述第1绝缘膜具有第1绝缘层和第2绝缘层，其中所述第2 绝缘层形成在上述第1绝缘层上并且介电常数比上述第1绝缘层的 大，并具有捕获和释放上述电子的第l位置。
3. 根据权利要求2所述的非易失性半导体存储装置，其特征在于，设作为电荷保持状态所要求的条件，当在施加到上述第1绝缘膜 上的第1电场下上述第1绝缘膜的泄漏电流小于等于J,。w时，使上述 第1绝缘层、上述第2绝缘层的各个单层中的泄漏电流小于等于J1(m 所需要的物理膜厚分别为1\，—、 T2,I()W,设作为写入时所要求的条件，当在施加到上述第l绝缘膜上的第 2电场Ehigh下上述第l绝缘膜的泄漏电流大于等于Jhigh时，满足该条 件的最低限度的必要的上述第1绝缘层的层厚为lYhigh，设上述第l和第2绝缘层各自的介电常数为￡l、 s2,氧化硅的介 电常数为s。，层叠了上述第l绝缘层和上述第2绝缘层时的物理膜厚分别为I (nm) 、 T2 (nm)时，上述第l绝缘层和上述第2绝缘层的物理膜厚分别存在于满足下述三个不等式的范围内<formula>formula see original document page 3</formula>。
4. 根据权利要求2所述的非易失性半导体存储装置，其特征在于，上述第1绝缘层为氧化硅层，上述第2绝缘层为氧化铪层时上述第1位置在离上述氧化铪层的 导带下端大于0eV、小于1.7eV的范围内；上述第2绝缘层为氧化铝层时上述第1位置在离上述氧化铝层的 导带下端大于0eV、小于等于1.9eV的范围内；上述第2绝缘层为氧化镧层时上述第1位置在离上述氧化镧层的 导带下端大于等于O.leV、小于1.5eV的范围内；上述第2绝缘层为硅酸铪层时上述第1位置在离上述硅酸铪层的 导带下端大于0eV、小于等于0.5eV的范围内；上述第2绝缘层为铝酸镧层时上述第1位置在离上述铝酸镧层的 导带下端大于0eV、小于1.0eV的范围内；上述第2绝缘层为铝酸铪层时上述第l位置在离上述铝酸铪层的 导带下端大于0.3eV、小于等于l.leV的范围内；上述第2绝缘层为铪酸镧层时上述第l位置在离上述铪酸镧层的 导带下端大于等于O.leV、小于1.3eV的范围内；上述第2绝缘层为氮化硅层时上述第1位置在离上述氮化硅层的 导带下端大于等于O.leV、小于1.5eV的范围内。
5. 根据权利要求2所述的非易失性半导体存储装置，其特征在于，上述第1绝缘层具有捕获和释放上述电子的第2位置，上述第2 位置位于比上述第l位置浅的位置。
6. 根据权利要求1所述的非易失性半导体存储装置，其特征在于，作为上述半导体基板的导带下端与上述第2绝缘层的导带下端 之差的能带偏移AEC在1.5eV ~ 3.1eV的范围内。
7. 根据权利要求1所述的非易失性半导体存储装置，其特征在于，上述第1绝缘膜的EOT在1.26nm ~ 5nm的范围内。
8. 根据权利要求1所述的非易失性半导体存储装置，其特征在于，上述电荷蓄积膜是陷阱绝缘膜。
9. 根据权利要求1所述的非易失性半导体存储装置，其特征在于，上述电荷蓄积膜是浮栅电极。
10. 根据权利要求1所述的非易失性半导体存储装置，其特征在于，上述第1绝缘膜的捕获和释放上述电子的位置在膜面方向上部 分地分布。
11. 根据权利要求l所述的非易失性半导体存储装置，其特征在于，添加到上述第1绝缘膜中的元素是从Ge、 P、 As、 B、 Sb、 F、 Cl、 Br、 I、 At、 H中选择的至少一种。
12. —种非易失性半导体存储装置，其特征在于，包括下述存储 元件，该存储元件包括半导体基板；在上述半导体基板上隔开地形成的源区和漏区； 第1绝缘膜，形成在上述源区和上述漏区之间的上述半导体基板 上，具有通过添加与基材不同的元素而形成的捕获和释放电子的位 置，所述捕获和释放电子的位置处于比构成上述半导体基板的材料的 费米能级高的能级，该第l绝缘膜是单一的层； 在上述第1绝缘膜上形成的电荷蓄积膜；在上述电荷蓄积膜上形成的第2绝缘膜；以及 在上述第2绝缘膜上形成的控制栅电极。
13. 根据权利要求12所述的非易失性半导体存储装置，其特征在于，当上述第1绝缘膜是氧化铝层时上述位置在离上述氧化铝层的 导带下端大于等于1.7eV、小于等于1.9eV的范围内；当上述第1绝缘膜是硅酸铪层时上述位置在离上述硅酸铪层的 导带下端大于等于0.5eV的范围内；当上述第1绝缘膜是铝酸铪层时上述位置在离上述铝酸铪层的 导带下端大于等于l.leV、小于等于1.5eV的范围内；当上述第1绝缘膜是氮化硅层时上述位置在离上述氮化硅层的 导带下端大于等于0.3eV、小于等于0.7eV的范围内。
14. 根据权利要求12所述的非易失性半导体存储装置，其特 征在于，添加到上述第1绝缘膜中的元素是从Ge、 P、 As、 B、 Sb、 F、 Cl、 Br、 I、 At、 H中选择的至少一种。
全文摘要
本发明提供一种具有以下隧道绝缘膜的非易失性半导体存储装置，该隧道绝缘膜即使将EOT作薄也能抑制低电场中的泄漏电流，并且提高高电场中的泄漏电流。该非易失性半导体存储装置包括存储元件，该存储元件包括半导体基板；在半导体基板上隔开地形成的源区和漏区；第1绝缘膜，形成在源区和漏区之间的半导体基板上，具有通过添加与基材不同的元素而形成的捕获和释放电子的位置的、包括不同介电常数的绝缘层，上述捕获和释放电子的位置处于比构成上述半导体基板的材料的费米能级高的能级；在上述第1绝缘膜上形成的电荷蓄积膜；在上述电荷蓄积膜上形成的第2绝缘膜；以及在上述第2绝缘膜上形成的控制栅电极。
文档编号H01L29/423GK101540327SQ20091012878
公开日2009年9月23日 申请日期2009年3月19日 优先权日2008年3月19日
发明者三谷祐一郎, 中崎靖, 小山正人, 小池正浩 申请人:株式会社东芝