多栅型场效应晶体管及其制造方法

专利名称：多栅型场效应晶体管及其制造方法
技术领域：
本发明涉及多栅型场效应晶体管及其制造方法。
背景技术：
LSI的高度集成化和高性能化通过作为其基本结构元件的场效应 晶体管(FET)的微细化和与此相伴随的性能提高而实现。FET的性 能由接通(on)动作时的驱动电流有多大和截止(off)时的沟道的泄 漏电流有多小来决定。根据国际半导体路线图，在45nm时代以后为 了实现大驱动电流和小泄漏电流必须使用多种突破性的技术。
关于泄漏电流的降低，由于对短沟道效应的耐受力高，沟道区被 完全耗尽的FD (Fully-Depleted)器件作为下一代的基本元件结构备 受期待，其中引人注目的是多栅型场效应晶体管。与例如专利文献1 中所示的那样的单栅型场效应晶体管不同，该单多栅型场效应晶体管 中只用在沟道表面上形成的栅电极从一个方向控制沟道内的电势，多 栅型场效应晶体管具有由栅电极包围微小的沟道区的结构。该结构的 优点是，可以使沟道区的电势的控制性提高，抑制因器件的短沟道化 造成的电势壁垒的下降，降低截止时的泄漏电流。
在此，重要的是器件的阈值控制。与块体(bulk)型的器件相比， FD器件的一个特征在于生成反转电荷的电压低。因此，如果在FD器 件中使用现有的栅电极材料，则截止状态(0伏)下的泄漏电流过大， 需要新的栅电极材料。现在，作为其候补可以举出作为栅电极使用 金属本身的类型(金属栅)、和使用金属与半导体的化合物(半导体 是硅时称为硅化物)的类型(硅化物栅)。
<专利文献1>日本特开2005-86024号公报

发明内容
(发明要解决的问题) 在立体形多栅场效应晶体管中使用该金属栅和硅化物栅时存在 各种制造工艺上的问题。尤其是，问题在于金属污染。为了实现极微
细的栅长(gate length),在栅电极加工前的光刻中必须是十分平坦 的表面。但是，存在这样的担心:如果在金属栅、硅化物中所用的金属 进入母体半导体(硅等)和栅绝缘膜，则会成为载流子的生成再结合 的中心、电荷捕获或泄漏电流的途径，由此器件的性能会大大劣化。 因此，对于金属栅电极、硅化物电极，不能用CMP (化学机械抛光) 直接平坦化。而且，在使栅电极变成硅化物时自然氧化膜的存在是不 利的，但在现有的制造方法中不能去除该自然氧化膜。
本发明正是考虑上述情况而提出的，其目的在于提供即使进行平 坦化工序也能防止金属污染的多栅型场效应晶体管及其制造方法。 (用来解决问题的手段)
根据本发明的第一方式的多栅型场效应晶体管的制造方法，其特 征在于包括在衬底上并列形成多个半导体层的工序；在上述多个半 导体层的上表面上分别形成保护膜的工序；在上述多个半导体层的每 一个上形成覆盖各半导体层的两侧面、上述保护膜的两侧面和上表面 的第一绝缘层的工序；在整个表面上形成第一层间绝缘膜，通过对上 述第 一层间绝缘膜进行平坦化而使上述第 一绝缘层的各上表面露出的 工序；通过分别选择性地除去上述第一绝缘层，在除去了上述第一绝 缘层的位置形成多个孔穴的工序；在多个上述孔穴内的上述半导体层 的两侧面形成栅绝缘膜的工序；在整个表面上堆积第一多晶硅膜以填 埋多个上述孔穴的工序；通过对上述第一多晶硅膜进行平坦化而使上 述第一层间绝缘膜的上表面露出，并且把上述第一多晶硅膜分离成多 个第二多晶硅膜的工序；在多个上述第二多晶硅膜上形成栅电极形状 的掩模的工序；用上述掩模对多个上述第二多晶硅膜进行构图的工序； 在栅长方向上夹着构图了的多个上述第二多晶硅膜形成由绝缘体构成 的侧壁的工序；用上述掩模和上述侧壁对上述保护膜进行构图，选择性地露出多个上述半导体层的上表面的工序；向选择性地露出的多个 半导体层注入杂质，形成源/漏区的工序；除去上述掩模，露出多个上 述第二多晶硅膜的上表面的工序；使上表面被露出的多个上述第二多
晶硅膜分别变成硅化物的工序；在整个表面上形成第二层间绝缘膜， 在上述第二层间绝缘膜中形成通到每一个上述硅化物的开口 ，通过填 埋上述开口形成与每一个上述硅化物共同连接的金属的连接部的工 序；以及形成与上述连接部连接的布线的工序。
根据本发明的第二方式的多栅型场效应晶体管的制造方法，其特 征在于包括在村底上并列形成多个半导体层的工序；在上述多个半 导体层的上表面上分别形成保护膜的工序；在上述多个半导体层的每 一个上形成覆盖各半导体层的侧面、上述保护膜的侧面和上表面的第 一绝缘层的工序；在整个表面上形成第一层间绝缘膜，通过对上述第 一层间绝缘膜进行平坦化而使上述第一绝缘层的各上表面露出的工 序；通过分别选择性地除去上述第一绝缘层，在除去了上述第一绝缘 层的位置形成多个孔穴的工序；在多个上述孔穴的每一个中的上述半 导体层的两侧面形成栅绝缘膜的工序；形成覆盖多个上述孔穴的每一 个的侧面和底面、上述孔穴内的上述栅绝缘膜以及上述保护膜的栅金 属膜的工序；形成覆盖上述栅金属膜的多晶硅膜的工序；以不使上述 保护膜上的上述栅金属膜露出的方式对多个上述孔穴的每一个中的上 述多晶硅膜和上述栅金属膜进行蚀刻的工序；之后再次堆积多晶硅膜 以分别填埋多个上述孔穴的工序；通过对上述多晶硅膜进行平坦化而 使上述第一层间绝缘膜的上表面露出，并且把上述多晶硅膜分离成多 个多晶硅层的工序；在多个上述多晶硅层上形成栅电极形状的掩模的 工序；用上述掩;f莫对多个上述多晶硅层进行构图的工序；在栅长方向 上夹着构图了的多个上述多晶硅层形成由绝缘体构成的侧壁的工序； 用上述侧壁对上述保护膜进行构图，选择性地露出多个上述半导体层 的上表面的工序；向选择性地露出的多个半导体层注入杂质，形成源/ 漏区的工序；除去上述掩模，露出多个上述多晶硅层的每一个的上表 面的工序；在整个表面上形成第二层间绝缘膜，在上述第二层间绝缘膜中形成通到多个上述多晶硅层的每一个的开口 ，通过填埋上述开口
形成与上述多晶硅层的每一个共同连接的金属的连接部的工序；以及 形成与上述连接部连接的布线的工序。
根据本发明的第三方式的多栅型场效应晶体管，其特征在于包 括在衬底上并列地设置的第一导电类型的多个半导体层；在上述多 个半导体层的每一个上分离地设置的第二导电类型的源/漏区；在上述 多个半导体层的每一个上，在上述源区和上述漏区之间设置的沟道区；
在上述沟道区的每一个的上表面上设置的保护膜；在上述沟道区的每 一个的两侧面上设置的栅绝缘膜；在上述沟道区的每一个的两侧面上 夹着上述栅绝缘膜设置并且在上述沟道区的每一个的上表面上夹着上 述保护膜设置的、包含金属元素的多个栅电极；以覆盖多个上述栅电 极的每一个的侧面的方式在上述衬底上设置的层间绝缘膜；把多个上 述栅电极的每一个的上表面共同连接的连接部；以及与上述连接部连 接的栅布线。
(发明的效果)
根据本发明，能够提供即使进行平坦化工序也能防止金属污染的 多栅型场效应晶体管及其制造方法。


图l是示出现有的多栅型FET的制造工序的图。
图2是示出现有的多栅型FET的制造工序的图。图3是示出现有的多栅型FET的制造工序的图。
图4是示出现有的多栅型FET的制造工序的问题点的图。
图5是示出现有的多栅型FET的制造工序的问题点的图。
图6是根据本发明的实施方式1的多栅型FET的平面图。
图7是示出根据实施方式1的多栅型FET的制造工序的剖面图。
图8是示出根据实施方式1的多栅型FET的制造工序的剖面图。
图9是示出根据实施方式1的多栅型FET的制造工序的剖面图。
图10是示出根据实施方式1的多栅型FET的制造工序的剖面图。图ll是示出根据实施方式1的多栅型FET的制造工序的剖面图。 图12是示出根据实施方式1的多栅型FET的制造工序的剖面图。 图13是示出根据实施方式1的多栅型FET的制造工序的剖面图。 图14是示出根据实施方式1的多栅型FET的制造工序的剖面图。 图15是示出根据实施方式1的多栅型FET的制造工序的剖面图。 图16是示出根据实施方式1的多栅型FET的制造工序的剖面图。 图17是示出根据实施方式1的多栅型FET的制造工序的剖面图。 图18是说明根据实施方式1的多栅型FET的效果的图。 图19是示出根据实施方式2的多栅型FET的制造工序的剖面图。 图20是示出根据实施方式2的多栅型FET的制造工序的剖面图。 图21是示出根据实施方式2的多栅型FET的制造工序的剖面图。 图22是根据实施方式2的多栅型FET的剖面图。 (附图标记说明)
2、支撑衬底；4、绝缘膜；6、半导体层(SOI层)；8、沟道保 护膜；9、栅绝缘膜；10、多晶硅膜；11、硅化物用金属；12、栅侧壁； 13、栅电极(硅化物)；17、金属栅用金属；18、层间绝缘膜；19、 绝缘膜；20、绝缘膜；21、栅掩模材料；22、绝缘膜；22a、 SiN膜； 22b、层间绝缘膜；23、栓塞；24、金属布线；5(h、 502、翼片；60a、 源区；60b、漏区；70、栅；100、自然氧化膜。
具体实施例方式
在说明根据本发明的实施方式的多栅型场效应晶体管之前，为了 使该多栅型场效应晶体管的特征更加明确，先参照图1A到图5B详细 说明现有的问题点。在以下的说明中，是以n型沟道晶体管为例说明 的，但也能适用于p型沟道晶体管。
如图1A、 1B、 1C所示，在支撑衬底2上形成绝缘膜4且在绝缘 膜4上形成SOI层6而得到的SOI衬底上，用LPCVD (低压化学汽 相沉积)等堆积100nm左右的氮化硅作为沟道的保护膜8，用公知的 元件分离技术进行元件分离。进而，用已有的构图技术对SOI层6构图而形成沟道。沟道宽度为例如20nm。另外，图1A是平面图，图1B 是沿图1A中所示的剖切线A-A'剖切时的剖面图，图1C是沿图1A中 所示的剖切线B-B'剖切时的剖面图。
然后，如图2A、 2B、 2C所示，作为栅绝缘膜9，用RTO (快速 热氧化)法等形成lnm左右的二氧化硅，然后进行等离子体氮化，增 大介电常数。再用LPCVD等堆积250nm的作为栅电极的多晶硅膜 IOA。在此，为了使表面平坦化，以氮化硅膜8作为蚀刻停止层进行 CMP，再次堆积60nm的多晶硅膜IOB。此时，在先形成的多晶硅膜 IOA的表面上形成自然氧化膜IOO。另外，图2A是平面图，图2B是 沿图2A中所示的剖切线A-A'剖切时的剖面图，图2C是沿图2A中所 示的剖切线B-B'剖切时的剖面图。
接着，如图3A、 3B、 3C所示，在其上堆积由氮化硅膜构成的硬 掩模层(未图示)。接着用光刻技术等对上述硬掩模层进行构图。然 后以构图了的硬掩模层作为掩模，用RIE等对多晶硅膜IOB构图并形 成栅电极部分。在此，有时还形成补偿间隔物(offset spacer)等，但 图中没有示出。
在形成该栅电极时，为了用光刻进行栅长50nm以下的构图，必 须是十分平坦的表面。因此，使用在图2A、 2B、 2C中使用的那样的 CMP工序，但如果使用完全硅化物栅、金属栅，则会产生工艺上的问 题。例如，在完全硅化物栅的情况下，如图4A所示，在多晶硅膜10B 上通过'减射堆积金属(例如，Ni等)ll，通过在400。 500'C下进行热 处理使多晶硅膜10B成为硅化物。但是，如图4B所示，由于自然氧 化膜100不是均匀地形成，在形成了自然氧化膜100的区域，自然氧 化膜IOO成为金属11的扩散壁垒，在位于比自然氧化膜IOO靠下的位 置的多晶硅膜IOA的区域中变成硅化物的反应不均匀。结果，如图4B 所示，分成成为硅化物的部分13和残留多晶硅膜10A的部分。此时， 具有位于图4B中左边的沟道6的晶体管中，由于沟道6的两侧为硅 化物13，沟道6两侧的阄值一致。但是，具有位于右边的沟道6的晶 体管中，沟道6的左侧为硅化物13，右侧是多晶硅膜10A，所以成为阈值相差为多晶硅与硅化物的功函差的状态。在LSI中，由于晶体管间的阈值的偏差是有深刻影响的问题，各 晶体管的多个沟道中阈值不同是致命的缺点。而且，在这样的状态下， 栅电极的电阻也产生偏差，成为高频工作时的障碍。另一方面，在栅电极使用了金属的情况下，如图5A所示，以包 围作为沟道区的半导体层6的方式堆积金属电极17和多晶硅膜10后， 堆积层间绝缘膜18。由于层间绝缘膜18的上表面为凹凸形状，为了 进行微细的光刻，必须如图5B所示那样进行平坦化。由于成为在此 时的平坦化中，使用CMP法时阻挡物仅仅是氮化硅膜8的结构，所 以一直蚀刻到金属电极17。如果用CMP法蚀刻金属电极17，金属的 粒子延伸到晶片的整个表面上，对晶片造成金属污染。这是LSI制造 中不能允许的。因此，在使用金属栅的情况下，必须不进行平坦化地 进行栅电极的光刻，存在着不能形成微小的栅的问题。本发明人对此进行了认真研究，结果获得了能够解决这些问题的 多栅型场效应晶体管。下面，以实施方式对此进行说明。 (实施方式1)图6示出根据本发明的实施方式1的多栅型场效应晶体管的平面 图。本实施方式的多栅型场效应晶体管，如图6所示，包括两个翼 片5(h、 502;在这些翼片的一个端部形成的n型源区60a和在另一个 端部形成的n型漏区60b;以及跨过两个翼片5(h、 502形成的栅70。 翼片5(h、 502分别包括作为沟道区的p型半导体层；在该沟道区的 侧面上形成的栅绝缘膜；以及在上述半导体层的上表面上形成的保护 膜。另外，在各翼片的沟道区的两侧的半导体层上形成n型半导体层， 这些n型半导体层与n型源区60a或n型漏区60b连接，也被称为n 型源区60a或n型漏区60b。栅70形成为覆盖沟道区上的栅绝缘膜。接着，参照图7A到图19D说明本实施方式的多栅型场效应晶体 管的制造方法。在本实施方式中，虽然对n型沟道场效应晶体管进行 说明，但只要改变离子注入的离子种类等也可以同样地制作p型沟道 场效应晶体管。图7A、 8A、 9A、 10A、 IIA、 12A、 13A、 14A、 15、16、 17、 18、 19A是沿图6所示的剖切线A-A'剖切得到的剖面图；图 7B、 8B、 9B、 IOB、 IIB、 12B、 13B、 14B、 19B是沿图6所示的剖 切线B-B'剖切得到的剖面图；图7C、 8C、 9C、 IOC、 IIC、 12C、 13C、 14C、 19C是沿图6所示的剖切线C-C'剖切得到的剖面图；图7D、 8D、 9D、 IOD、 IID、 12D、 13D、 14D、 19D是沿图6所示的剖切线D-D' 剖切得到的剖面图。首先，如图7A、 7B、 7C、 7D所示，在支撑衬底2上形成绝缘膜 4且在绝缘膜4上形成SOI层6而得到的SOI衬底上，用LPCVD(低 压化学汽相沉积)等堆积100nm左右的氮化硅作为沟道的保护膜8， 在该保护膜8上堆积由例如TEOS (四乙基原硅酸酯)构成的绝缘膜 19。然后，用公知的元件分离技术进行元件分离。进而，用已有的构 图技术对SOI层6构图而形成沟道。沟道宽度为例如20nm。在沟道6 的上表面上形成保护膜8和绝缘膜19。然后，如图8A、 8B、 8C、 8D所示，再堆积绝缘膜19，通过用 RIE进行蚀刻在沟道6和保护膜8的侧面上形成由绝缘膜19构成的侧 壁19a。该作为侧壁的绝缘膜19a还覆盖在保护膜8的上表面上。通 过多次重复该操作，使侧壁19a的宽度(从沟道6的侧面算起的沿与 该侧面垂直的方向的侧壁的厚度)尽可能地厚(例如50nm 100nm)， 高度(从保护膜8算起的高度)尽可能地高(例如300nm)。此时， 作为侧壁19a的绝缘膜19a的上表面呈圓的形状。接着，如图9A、 9B、 9C、 9D所示，以覆盖作为侧壁的绝缘膜 19a的方式堆积绝缘膜20，通过用CMP对该绝缘膜20进行平坦化， 露出绝缘膜19a的上表面。此时，蚀刻并不停止在绝缘膜19a的上表 面，而是多少进行一点过蚀刻，由此削除绝缘膜19a的顶部附近的圆 形部分，使开口部扩大。然后，如图IOA、 IOB、 IOC、 IOD所示，通过例如用溶液蚀刻而 完全除去覆盖沟道6和保护膜8的侧面和上表面的绝缘膜19a，形成 孔穴。此时，如果用稀HF等则多少会蚀刻到绝缘膜4，而在绝缘膜4 的厚度为lpm等的情况下，通过利用稀HF对TEOS (绝缘膜19a的材料)和硅热氧化膜(绝缘膜4)的蚀刻速度的不同，调整蚀刻时间， 能够使绝缘膜4足够厚地残留。然后，在形成有上述孔穴的状态下， 在沟道区6的侧面上用例如RTO法形成作为栅绝缘膜9的膜厚lrnn 左右的二氧化硅，然后进行等离子体氮化，使栅绝缘膜9的介电常数 增大。进而，用LPCVD等堆积作为栅电极的多晶硅膜10。此时，通 过把LPCVD的炉温设定得较低，并调节反应速度来堆积多晶硅，完 全填埋上述孔穴。这是因为，如果在高温下堆积，则通过调节原料的 供给速度来形成多晶硅膜，由于在绝缘膜20上优先堆积多晶硅膜，所 以在孔穴的部分中残留孔洞。然后，通过用CMP法把多晶硅膜10平 坦化，得到适合栅光刻的平坦表面。然后，如图IIA、 IIB、 IIC、 IID所示，堆积栅掩模材料，用光 刻技术对该栅掩模材料进行构图，形成掩模21。然后，用该掩模21 对多晶硅膜10构图，并且进行细长化(slimming)，形成栅电极形状 的多晶硅膜IO。此时，用RIE除去作为源/漏区的半导体层6上的多 晶硅膜10和栅绝缘膜9 (图IIB、 11C )。然后，在整个表面上堆积由例如SiN构成的栅侧壁材料12。此后， 通过对该栅侧壁材料12进行RIE，在多晶硅膜的侧部形成侧壁12(图 12C、 12D)。此时，通过过蚀刻，利用栅电极10与作为源/漏区的半 导体层6的高度差，剩下多晶硅膜10的侧壁(图12C)，而除去作为 源/漏区的半导体层6的侧壁(图12B)。另外，由于该过蚀刻把作为 源/漏区的半导体层6上的沟道保护膜8也同时除去，由此露出作为源 /漏区的半导体层6(图12B、 12C)。另外，由于该过蚀刻，如图12D 所示，未被掩模12覆盖的区域的绝缘膜20也被蚀刻成凹形，其高度 降低。然后，如图13B、 13C所示，以该侧壁12为掩模，对露出的半 导体层6进行选择性蚀刻，从绝缘膜4算起的高度降低。接着，从斜 方向，例如以从与膜面垂直的方向倾斜7度以上的角度，离子注入P (磷)作为n型源/漏区形成用掺杂剂(图13C)。由此，形成ii型源 区以及漏区60a、 60b，源区60a与漏区60b之间的p型半导体区6成为沟道区。此时，如图13A、 13C、 13D所示，掩模21未^皮除去。另 外，形成p型源/漏区时，用B(硼)作为掺杂剂。然后，如图14A、 14B、 14C、 14D所示，除去栅掩模材料21后， 通过进行Ni等的金属溅射、热处理，形成把多晶硅膜10完全硅化物 化得到的栅电极13。此时，由于在多晶硅膜10中未形成自然氧化膜， Ni的扩散均匀地发生，栅电极13全部被完全硅化物化。此时，源区 60a和漏区60b也^皮珪化物化(图14B、 14C )。在该状态下，如图14A所示，被分割成两个栅电极13，在该状 态下不能向栅电极13施加电压。因此，必须用上层布线把栅电极之间 连接。于是，在图14A至14D中说明的硅化物工序结束后，堆积几十 nm的SiN膜22a作为接触的蚀刻阻止物。然后，在该SiN膜22a上 堆积层间绝缘膜22b，进行CMP而平坦化(图15 )。即使进行CMP 前的层间绝缘膜22b的上表面的凹凸大，在进行CMP时SiN膜22a 也可以作为蚀刻阻止物起作用。然后，用光刻技术和RIE，在由层间绝缘膜22b和SiN膜22a构 成的绝缘膜22中开孔形成通到栅电极13的接触孔(未图示)。然后， 在该接触孔中填埋TiN-W等，形成栓塞23 (图16)。进而，堆积层 间绝缘膜(未图示)，用光刻技术和RIE，在该层间绝缘膜上形成布 线加工用槽，在该槽中填埋Al-Cu等的金属布线24，借助于栓塞23 和金属布线24把栅电极13与电压施加端子(未图示)连接起来(图17)。 由此，完成本实施方式的多栅型FET。如果把这样形成的本实施方式的多栅型FET与通常的FUSI栅 FinFET中的栅布线电阻相比，则由于在通常的FUSI栅FinFET中信 号通过宽度非常细的栅电极传播，而在本实施方式中通过粗的金属布 线24传播，所以可以大幅度緩和布线电阻对为了驱动晶体管而施加高 频信号的栅电极的不良影响。例如，如图18 (a) 、 18 (b)所示，如 果宽度(栅长)为20nm,覆盖FUSI电极的Fin上部的高度为60nm， Al-Cu布线的宽度为120nm,高度为lpm,则传播信号的面积S可以 以两位数增大，如果考虑电阻率的不同，则可以进一步降低栅电阻。另外，本实施方式中的沟道保护绝缘膜8也可以由TEOS形成， 绝缘膜19也可以由SiN形成，绝缘膜20也可以由TEOS形成，栅掩 模材料21也可以由SiN形成。另外，在本实施方式中以翼片个数为两个进行了说明，但也可以 是三个或更多个。如上所述，根据本实施方式，即使进行平坦化工序，也可以防止 金属污染。而且，可以降低栅电阻。 (实施方式2)下面，参照图19A到图21D说明根据本发明的实施方式2的多 栅型FET的制造方法。由本实施方式的制造方法制造的多栅型FET 是金属栅型。图19A、 20A、 21A是沿图6所示的剖切线A-A'剖切得 到的剖面图；图19B、 20B、 21B是沿图6所示的剖切线B-B'剖切得 到的剖面图；图19C、 20C、 21C是沿图6所示的剖切线C-C'剖切得 到的剖面图；图19D、 20D、 21D是沿图6所示的剖切线D-D'剖切得 到的剖面图。首先，进行与用实施方式1的完全硅化物栅FET说明的从图7A 至图9D的制造工序相同的工序。在通过除去图9A 9D所示的绝缘膜 19a形成的孔穴的表面上，如图19A、 19B、 19C、 19D所示，用MOCVD (金属有机化学汽相沉积)形成金属栅用金属膜17后，用LPCVD法 用多晶硅膜10填埋上述孔穴。此时，上述孔穴内的栅绝缘膜9和沟道 保护膜8的表面用金属栅用金属膜17覆盖，在其外侧形成多晶硅膜 10。另外，在绝缘膜20上也附着有金属栅用金属膜17和多晶硅膜10。 因此，如果在该状态下进行CMP则金属污染会扩展到整个晶片上。于是，如图20A、 20B、 20C、 20D所示，通过用RIE法蚀刻多 晶硅膜10和金属膜17，除去绝缘膜20的上表面的多晶硅膜10和金 属膜17。此时，作为翼片的半导体层6、保护膜8被多晶硅膜10覆盖， 不会被上述RIE法蚀刻。因此，可以控制性良好地控制绝缘膜20的 上表面的金属膜17。这样，利用保护膜8和填埋绝缘膜20的从绝缘 膜4算起的高度的差，使保护膜8和栅绝缘膜9的侧面的金属膜17和多晶硅膜10残留下来。然后，如图21A、 21B、 21C、 21D所示，再次堆积多晶硅膜10， 通过进行CMP得到不会引起金属污染的适合栅光刻的平坦表面。以 后，进行与用实施方式1说明的从图11A至图17所示的工序相同的 工序，完成多栅型FET。其中，不需要图IIA以后所示的形成多晶硅 膜10的工序，也不需要形成硅化物的工序。图22中示出这样形成的 本实施方式的多栅型场效应晶体管的剖面图。另外，与实施方式l同样地，本实施方式中的沟道保护绝缘膜8 也可以由TEOS形成，绝多彖膜19也可以由SiN形成，绝缘膜20也可 以由TEOS形成，栅掩模材料21也可以由SiN形成。如上所述，根据本实施方式，即使进行平坦化工序，也可以防止 金属污染。
权利要求
1. 一种多栅型场效应晶体管的制造方法，其特征在于包括在衬底上并列形成多个半导体层的工序；在上述多个半导体层的上表面上分别形成保护膜的工序；在上述多个半导体层的每一个上形成覆盖各半导体层的两侧面、上述保护膜的两侧面和上表面的第一绝缘层的工序；在整个表面上形成第一层间绝缘膜，通过对上述第一层间绝缘膜进行平坦化而使上述第一绝缘层的各上表面露出的工序；通过分别选择性地除去上述第一绝缘层，在除去了上述第一绝缘层的位置形成多个孔穴的工序；在多个上述孔穴内的上述半导体层的两侧面形成栅绝缘膜的工序；在整个表面上堆积第一多晶硅膜以填埋多个上述孔穴的工序；通过对上述第一多晶硅膜进行平坦化而使上述第一层间绝缘膜的上表面露出，并且把上述第一多晶硅膜分离成多个第二多晶硅膜的工序；在多个上述第二多晶硅膜上形成栅电极形状的掩模的工序；用上述掩模对多个上述第二多晶硅膜进行构图的工序；在栅长方向上夹着构图了的多个上述第二多晶硅膜形成由绝缘体构成的侧壁的工序；用上述掩模和上述侧壁对上述保护膜进行构图，选择性地露出多个上述半导体层的上表面的工序；向选择性地露出的多个半导体层注入杂质，形成源/漏区的工序；除去上述掩模，露出多个上述第二多晶硅膜的上表面的工序；使上表面被露出的多个上述第二多晶硅膜分别变成硅化物的工序；在整个表面上形成第二层间绝缘膜，在上述第二层间绝缘膜中形成通到每一个上述硅化物的开口，通过填埋上述开口形成与每一个上述硅化物共同连接的金属的连接部的工序；以及形成与上述连接部连接的布线的工序。
2. —种多栅型场效应晶体管的制造方法，其特征在于包括在衬底上并列形成多个半导体层的工序；在上述多个半导体层的上表面上分别形成保护膜的工序；在上述多个半导体层的每一个上形成覆盖各半导体层的侧面、上 述保护膜的侧面和上表面的第一绝缘层的工序；在整个表面上形成第一层间绝缘膜，通过对上述第一层间绝缘膜 进行平坦化而使上述第 一绝缘层的各上表面露出的工序；通过分别选择性地除去上述第 一绝缘层，在除去了上述第 一绝缘 层的位置形成多个孔穴的工序；在多个上述孔穴的每一个中的上述半导体层的两侧面形成栅绝 缘膜的工序；形成覆盖多个上述孔穴的每一个的侧面和底面、上述孔穴内的上述栅绝缘膜和上述保护膜的栅金属膜的工序； 形成覆盖上述栅金属膜的多晶硅膜的工序； 以不使上述保护膜上的上述栅金属膜露出的方式对多个上述孔穴的每一个中的上述多晶硅膜和上述栅金属膜进行蚀刻的工序； 之后再次堆积多晶硅膜以分别填埋多个上述孔穴的工序； 通过对上述多晶硅膜进行平坦化而使上述第 一层间绝缘膜的上表面露出，并且把上述多晶硅膜分离成多个多晶硅层的工序； 在多个上述多晶硅层上形成栅电极形状的掩模的工序； 用上述掩模对多个上述多晶硅层进行构图的工序； 在栅长方向上夹着构图了的多个上述多晶硅层形成由绝缘体构成的侧壁的工序；用上述侧壁对上述保护膜进行构图，选择性地露出多个上述半导体层的上表面的工序；向选择性地露出的多个半导体层注入杂质，形成源/漏区的工序； 除去上述掩模，露出多个上述多晶硅层的每一个的上表面的工序；在整个表面上形成第二层间绝缘膜，在上述第二层间绝缘膜中形 成通到多个上述多晶硅层的每一个的开口 ，通过填埋上述开口形成与上述多晶硅层的每一个共同连接的金属的连接部的工序；以及 形成与上述连接部连接的布线的工序。
3. 如权利要求1或2所述的多栅型场效应晶体管的制造方法， 其特征在于还包括在形成上述源/漏区之前，对露出的上述半导体层进行选择性蚀 刻，以使从上述衬底算起的高度降低的工序。
4. 如权利要求1~3中任一项所述的多栅型场效应晶体管的制造 方法，其特征在于形成上述源/漏区的工序是以从与上述衬底的表面垂直的方向倾 斜的角度注入上述杂质。
5. —种多栅型场效应晶体管，其特征在于包括 在衬底上并列地设置的第一导电类型的多个半导体层； 在上述多个半导体层的每一个上分离地设置的第二导电类型的源/漏区；在上述多个半导体层的每一个上，在上述源区和上述漏区之间设 置的沟道区；在上述沟道区的每一个的上表面上设置的保护膜；在上述沟道区的每一个的两侧面上设置的栅绝缘膜；在上述沟道区的每一个的两侧面上夹着上述栅绝缘膜设置并且在上述沟道区的每一个的上表面上夹着上述保护膜设置的、包含金属元素的多个栅电极；以覆盖多个上述栅电极的每一个的侧面的方式在上述衬底上设置的层间绝缘膜；把多个上述栅电极的每一个的上表面共同连接的连接部；以及 与上述连接部连接的栅布线。
6. 如权利要求5所述的多栅型场效应晶体管，其特征在于多个上述栅电极分别由硅化物形成。
7. 如权利要求6所述的多栅型场效应晶体管，其特征在于 上述层间绝缘膜的上表面和多个上述栅电极的每一个的上表面位于大致相同的平面上。
8. 如权利要求5所述的多栅型场效应晶体管，其特征在于多个上述栅电极的每一个具有金属膜和覆盖该金属膜的多晶硅 膜的层叠结构，上述金属膜设置在上述层间绝缘膜、上述衬底的上表 面、上述栅绝缘膜和上迷保护膜中的每一个与上述多晶硅膜之间。
9. 如权利要求8所述的多栅型场效应晶体管，其特征在于在上述多晶硅膜与上述层间绝缘膜之间设置的金属膜部分的上 端的从上述衬底算起的高度，比位于上述保护膜上的上述金属膜的上 表面的从上述衬底算起的高度更高。
10. 如权利要求8或9所述的多栅型场效应晶体管，其特征在于 上述多晶硅膜的上表面位于与上述层间绝缘膜的上表面大致相同的平面上。
11. 如权利要求5 10中任一项所述的多栅型场效应晶体管，其 特征在于上述源/漏区的上表面的从上述衬底算起的高度，比上述沟道区的 上表面的从上迷衬底算起的高度更低。
12. 如权利要求5 11中任一项所述的多栅型场效应晶体管，其 特征在于上述村底是SOI衬底，上述半导体层是SOI层。
全文摘要
一种多栅型场效应晶体管及其制造方法，即使进行平坦化工序也可以防止金属污染。该多栅型场效应晶体管包括在衬底上并列地设置的第一导电类型的多个半导体层；在多个半导体层的每一个上分离地设置的第二导电类型的源/漏区；在多个半导体层的每一个上，在源区和漏区之间设置的沟道区；在沟道区的每一个的上表面上设置的保护膜；在沟道区的每一个的两侧面上设置的栅绝缘膜；在沟道区的每一个的两侧面上夹着栅绝缘膜设置并且在沟道区的每一个的上表面上夹着保护膜设置的、包含金属元素的多个栅电极；以覆盖多个栅电极的每一个的侧面的方式在衬底上设置的层间绝缘膜；把多个栅电极的每一个的上表面共同连接的连接部；以及与连接部连接的栅布线。
文档编号H01L21/28GK101546710SQ200910128788
公开日2009年9月30日 申请日期2009年3月19日 优先权日2008年3月27日
发明者中林幸雄, 内田建 申请人:株式会社东芝