沟栅场效应晶体管及其形成方法

专利名称：沟栅场效应晶体管及其形成方法
技术领域：
本发明总体涉及功率半导体技术，并且尤其是涉及积累型和增 强型沟栅(trenched-gate )场效应晶体管(FET )及其制造方法。
背景技术：
功率电子应用中的关键部件是固态开关。从汽车应用中的点火 控制到电池驱动的电子消费品、再到工业应用中的功率转换器，都 需要一种最佳;也适合具体应用要求的电源开关。固态开关，例如包
括功率金属氧化物半导体场效应晶体管(功率MOSFET)、绝缘栅 双极晶体管(IGBT)和各种类型的半导体闸流管，已经持续发展以 满足这种要求。在功率MOSFET的情况下，已经开发出很多技术， 其中包4舌例如，具有4黄向沟道(channel)的双扩散结构(DMOS ) (例如，Blanchard等人的美国专利第4， 682， 405号)、沟斥册结构 (例如，Mo等人的美国专利第6, 429, 481号)以及用于晶体管
漂移区的电荷平tf的各种4支术(例如，Temple的美国专利第4, 941， 026号；Chen的美国专利第5， 216， 275号；以及Neilson的美国 专利第6, 081， 009号)，以满足不同的并且经常是有竟争性的性 能要求。
电源开关的 一 些*见定的性能特性是它的导通电阻 (on—resistance )、 击穿电压(breakdown voltage)禾口开关速度(專争 换速度，switching speed )。才艮据具体应用的需要，不同的重点i文在 各性能指标(性能标准)上。例如，对于大于约300-400伏特的电 源应用来说，与功率MOSFET相比，IGBT显示出了固有的较低导 通电阻，^f旦是由于其纟爰'度的关闭特性(turn off characteristic )它的
开关速度4支低。因此，对于需要低导通电阻的具有〗氐开关频率的大
于400伏特的应用来说，IGBT是优选的开关，而功率MOSFET经 常是对于较高频率应用的精选器件。如果给定应用的频率要求规定
成。例如，在功率MOSFET的情况下，由于漏才及-源才及导通电阻 RDSon和击穿电压之间的比例关系，在保持J氐RDSon的同时4是高 晶体管的电压特性是具有挑战性的。已经开发出了晶体管漂移区的 各种电荷平纟軒结构，以不同程度成功地战胜了这种4兆战。
两种不同的场效应晶体管是积累型FET和增强型FET。在传统 的积累型FET中，由于没有形成反型沟道(反向沟道，inversion channel),因而沟道电阻消除了， 乂人而改善了晶体管功率处理能力 及其效率。而且，由于没有pn本体二才及管(体二才及管，body diode ), 减少了同步整流电^^中由pn 二^l管引起的损失。传统积累型晶体 管的缺点在于漂移区需要是低掺杂(轻掺杂，lightly doped )的以支 持足够高的反偏压。然而，低掺杂的漂移区导致了较高的导通电阻 和较低的效率。类似地，在增强型FET中，提高晶体管的击穿电压 经常是以较高导通电阻为代价的，反之亦然。
器件性能参数也受制造工艺的影响。已经通过开发各种改进的 处理4支术，来进^于各种尝"^式，以解决部分这些4兆战。无i仑是在超轻
<更的消费电子器件(consumer electronic device )中，还是在通4言系 统的路由器和集线器中，电源开关的各种应用随着电子工业的发展 而增长。电源开关因此属于具有高开发潜力的半导体器件。

发明内容
本发明针对功率器件以及它们的制造方法提供了各种具体实 施方式。概括地，根据本发明的一个方面，肖特基(Schottky ) 二 才及管优选地与积累型FET或增强型FET集成于单个单元(single cell)内。根据本发明的其它方面，提供了制造具有自对准特征以 及其它优点和特的各种功率晶体管结构的方法。
才艮才居本发明的一种具体实施方式
，单片集成(monolithically integrated )场效应晶体管和肖特基二极管包括延伸到半导体区内的 栅极沟槽。具有基本三角形形状的源极区位于栅极沟槽的每一侧的 侧面。接触开口延伸到相邻栅极沟槽之间的半导体区域中。导体层 填充4妄触开口以(a )沿每一 源极区倾4斗侧壁的至少 一部分电4妻触 源极区，以及(b)沿接触开口的底部电接触半导体区，其中，导 体层与半导体区形成肖特基接触。
根据本发明的另 一具体实施方式
，单片集成沟槽(monolithically integrated trench ) FET和肖特基二才及管包括延伸到外延层内且终止 于此的栅极沟槽，所述外延层在基板上延伸。每个栅极沟槽内具有 凹入式才册才及(recessed gate )，在凹入式斥册才及顶上有电介质材泮+。夕卜 延层的传导类型(导电类型，conductivity type)与基板(衬底， substrate )相同，但是掺杂浓度比基板低。源极区位于栅极沟槽的 每一侧的侧面，且每一源极区的顶面低于电介质材料的顶面。接触 开口延伸到相邻才册才及沟槽之间的夕卜延层内。导体层填充4妾触开口以
电接触源极区和外延层，并且与半导体区形成肖特基接触。外延层 和源才及区包括碳化石圭、氮化镓、以及砷化4家中的一种。
根据本发明的又一具体实施方式
，单片集成沟槽FET和肖特基 二极管包括延伸到第一传导型半导体区中的栅极沟槽，每一栅极沟 槽内具有凹入式栅极，并在凹入式栅才及的顶上有电介质材并f 。第一 传导型源极区位于栅极沟槽的每一侧的侧面。每一 源极区具有上表 面，其相对于电介质材料的上表面是凹入的，所述电介质材料在相 应的凹入式栅极的顶上。第二传导型的本体区(body region)沿每 一栅极沟槽的侧壁在相应的源极区与半导体区之间延伸。接触开口 延伸到相邻栅极沟槽之间的半导体区内。导体层填充接触开口并电 接触源极区、本体区和半导体区，并且导体层与半导体区形成肖特 基接触。
才艮据本发明的另 一具体实施方式
，单片集成沟槽FET和肖特基 二极管包括延伸到半导体区内的栅极沟槽，每一栅极沟槽内具有栅 才及，且在4册才及的顶上有电介质材冲+。半导体源4及间隔体(source spacer )位于4册纟及沟槽的每一侧的侧面，以4吏〗立于每两个相邻4册才及 沟槽之间的每一对相邻的半导体源极间隔体之间形成接触开口 。导 体层填充接触开口并且接触半导体源极间隔体和半导体区，而且与 半导体区形成肖特基接触。
根据本发明的另一具体实施方式
，单片集成沟槽FET和肖特基 二极管包括延伸到第一传导型半导体区内的栅极沟槽。第一传导型 的源极区位于栅极沟槽的每一侧的侧面。屏蔽电极沿每一栅极沟槽 的底部方文置，并且通过屏蔽电介质层与半导体区绝缘。4册极位于每 一沟4曹中的屏蔽电才及上方，并JU册才及和屏蔽电才及之间具有电介质 层。电介质帽(电介质盖，dielectric cap )位于栅极上方。导体层接 触源极区和半导体区，使得导体层与半导体区形成肖特基接触。以下结合附图，对本发明的这些和其它方面进4亍更详细i也描述。


图1是根据本发明示例性具体实施方式
的具有集成的肖特基的
沟斗册积累(accumulation ) FET的简化才黄截面 一见图2A-21是根据本发明示例性具体实施方式
的简化横截面视 图，其示出了用于形成图1中的集成的FET肖特基二极管结构的各 工艺步骤；
图3A-3E是才艮据本发明另一示例性具体实施方式
的简化一黄截 面视图，其示出了图2G-2I所示工艺步骤中的后一部分的步骤的替 代工艺步骤；
图3EE是替代具体实施方式
的简化横截面视图，其中，图3A-3E 工艺步骤中的电介质间隔体在形成顶侧导体层之前,皮移除了 ；
图4是图3EE中结构的变型的简化一黄截面图，其中，屏蔽电^L 在才册4及的下方形成；
图5是图3E中结构的变型的简化横截面图，其中，接触开口 延伸至与栅极沟槽大约相同的深度；
图6是图5中积累FET-肖特基二极管结构的增强型变型的简化 才黄截面^见图7A示出了模拟(仿真)结果，其中，示出了两个SiC基积 累FET的电场线， 一个比另一个具有库交深的肖特基4妄触凹入(4妄触 凹陷，contact recess );
图7B是关于4交深和寿交浅肖特基4妾触凹入的两种情况的漏才及电
流与漏才及电压的4莫拟曲线图8是才艮据本发明示例性具体实施方式
的具有多晶珪源极间隔 体的沟栅积累FET的简化横截面视图9A-9H、图91-1、以及图9J-1是根据本发明示例性具体实施 方式的简化横截面视图，示出了用于形成图8中的FET-肖特基二极 管结构的各工艺步骤；
图91-2和图9J-2是简化横截面视图，示出了对应于图91-1和 图9J-1的步骤的替代工艺步骤，其产生了图8中FET-肖特基二极 管结构的变型；
图10和图11是简化横截面视图，分别示出了图9J-1和图9J-2 中FET-肖特基结构的变型，其中，屏蔽电才及在4册极的下面形成；
图12是根据本发明另一具体实施方式
的具有屏蔽电极位于栅 极之下的沟栅积累FET-肖特基结构的简化横截面视图13是简化横截面视图，其示出了图1具体实施方式
的变型， 其中，改变了相邻沟槽之间的肖特基区以形成MPS结构；
图14示出了图1中FET-肖特基结构的漏极电流-漏极电压特性 图(左图)和栅极电压-栅极电荷(右图)图15A-15H是根据本发明另一具体实施方式
的简化横截面视 图，示出了用于形成具有自对准特性的沟4册FET的各个工艺步骤；
图16示出了才艮据本发明另一具体实施方式
的具有非平面顶面 (在顶部金属形成之前)的p-沟道沟栅FET的等比例碎见图17A、图17B-1和图17B-2是用于形成图16中FET的两个
简化工艺步骤的才黄截面视图18是根据本发明具体实施方式
的橫截面视图，示出了用于 形成自^t准源才及和重本体区(重体区，heavy body region )的才支术；
中所示的沟栅FET的不同工艺步骤的斗黄截面^见图19A-19H是才艮据本发明另一示例性具体实施方式
的工艺步 骤中不同工艺步骤的片黄截面—见图，其中，形成了非表面多晶石圭，并 且与图18A-181的工艺相比，掩才莫的凄t量减少了；
图20A-20G是根据本发明又一示例性具体实施方式
的横截面 碎见图，其示出了另一工艺步4聚，其中，与图18A-181中的相比，才务 才莫的数量减少了；
图21A-21H是根据本发明示例性具体实施方式
的横截面视图， 其示出了用于形成沟斥册FET (该沟栅FET类似于由图18A-181得到 的，除了肖特基二极管与FET集成之外)的工艺步骤；
图22A-22F是根据本发明另一具体实施方式
的横截面视图，其 示出了用于以减少的掩模数量来形成沟栅FET的又一工艺步骤；
图23A-23I是才艮据本发明又一具体实施方式
的用于形成具有自 对准特征的沟栅FET的不同工艺步-腺的横截面碎见图；以及
图24 A-241示出了才艮据本发明又一具体实施方式
的用于形成具 有自对准特征的沟栅FET的不同工艺步骤的横截面视图。
图18A-
衫成图18
具体实施例方式
电源开关可以由功率MOSFET、 IGBT、各类型的半导体闸流 管等中任一种来实现。为了^兌明的目的，在此所呈现的许多新:技术 以功率MOSFET的情形进行描述。然而应该理解，在此描述的本 发明的各具体实施方式
并不限于功率MOSFET且可以应用于i午多 其它类型的电源开关技术，例如包括IGBT和其它类型的双极性开 关。而且，为了"i兌明的目的，所示出的本发明的具体实施方式
包括 特定的p型区和n型区。本领域技术人员应当理解，此处的教导可 等价应用于各区传导性相反的器件。
图1示出了根据本发明示例性具体实施方式
的优选与肖特基二 极管集成于单个单元的沟栅积累场效应晶体管(FET)的简化横截 面视图。低掺杂的n型外延层104在高度掺杂的n型基板102上延 伸且与之4妾触。冲册才及沟槽106延伸到外延层104中且终止于此。每 一才册才及沟槽106沿其侧壁和底部一十(4非列，line)有电介质层108, 且包4舌凹入式4册才及(recessed gate ) 110以及在凹入式4册才及110顶上 的绝缘材料112。n型传导性的三角形源极区114位于沟槽106每一 侧的侧面。源才及区114沿垂直方向交叠多晶石圭斥册才及110。在4乍为高 电压FET的这种应用中，该交叠不是必须的，其中，^^少交叠会对 晶体管导通电阻Rdson产生极小的影响。缺少栅极-源极交叠大大影 响J氐电压晶体管中的Rdson,因而在这才羊的晶体管中它的出王见是有 利的。
外延层104的凹入部分和源极区114 一起形成具有圆形底部的 V形，接触开口 118。肖净争基势垒金属(barrier metal) 120在结构上 延伸且填充4妾触开口 118以沿源才及区114的倾斜侧壁与源极区ll4 接触，且在其凹入部分与外延层104相接触。由于源极区114是高 掺杂的并且外延层104是低掺杂的，从而顶侧导体层120与源极区 114形成欧姆4妻触且与外
施方式中，肖特基势垒金属120包括钛。背侧导体层122，例如包 括铝(或钛)，接触基板102。
与增强型晶体管不同，图1结构100中的积累型晶体管不包括 其中形成有传导沟道(conduction channel)的本体区或阻断阱(闭 塞阱，blocking well)(在本实例中是p型)。替代的是，当积累层 在外延层104中沿沟槽侧壁形成时，形成导电通道。才艮据沟道区的 掺杂浓度和栅极110的掺杂类型，结构100中的晶体管正常地打开 (导通)或关闭(截止)。当沟道区完全耗尽且稍微反向时，晶体 管关闭。同才羊，由于^1形成反型沟道(反向沟道，inversion channel )， 因此消除了沟道电阻，从而提高了晶体管功率处理能力及其效率。 而且，由于没有pn体二才及管，所以消除了由pn二才及管在同步整流 电i 各中引起的损失。
在图1的具体实施方式
中，结构100中的FET是垂直沟柵积累 MOSFET，其具有形成源极导体的顶侧导体层120和形成漏极导体 的底侧导体层120。在另一具体实施方式
中，基才反102是p型的， 乂人而形成积、累IGBT。
图，示出了用于形成图1中的集成的FET-肖特基二极管结构100的 各工艺步莩《。在图2A中，^吏用传乡克方法，下外延层204和上外延 层205在n型基板202上顺序形成。可替换地，可以使用包括外延 层204、 205台々一刀4会曰曰曰片才才4牛(wafer material )。上n型夕卜延层205 比下n型外延层204具有更高的4参杂浓度。在图2B中，利用已知 技术，使用掩模(未示出)来限定和蚀刻硅以形成沟槽206，该沟 槽206穿过上外延层205且终止于下外延层204。在形成沟槽的过 程中可以-使用传统的干或湿蚀刻。在图2C中，在结构上生长或沉 积例如包4舌氧化物的电介质层208， 乂人而沟槽206的侧壁和底部衬 有电介质层208。
在图2D中，随后使用传统技术沉积多晶硅层209以填充沟槽 206。多晶硅层209可以原位掺杂来获得所需的栅极掺杂类型和浓 度。在图2E中，使用传统的技术，深刻蚀(回蚀刻，etch back) 多晶石圭层209且凹入沟槽206中以形成4册才及210。凹入式4册才及210 (recessed gate )沿垂直方向交叠上外延层205。如上所述，4艮据应 用目标和设计目的，凹入式栅极210无需交叠上外延层205 (即， 工艺步骤和最终结构不必受到该交叠的限制)。在其它具体实施方 式中，4册才及210包4舌多晶-灰化》圭(多晶础J友化物，polysilicon carbide ) 或金属。
在图2F中，在结构上形成例如由氧4b物形成的电介质层211 并且随后4吏用传统的技术进行平坦化。在图2G中，至少在器件的 有源区(active area )上实施平坦4t的电介质层211 (在有源区(active region))的趁式蚀刻(毡式蚀刻，blanket etch),以暴露上外延层 205的表面区域，同时电介质层211的部分212保留在凹入式栅极 210中。在图2H中，利用传统的l支术，至少在有源区中实施趙式 令页存牛(blanket angled )石圭々虫凌'j (侈'H口 ，在有源区的千々虫刻)，以开j成 具有圆底的V形接触开口 218。接触开口 218延伸完全通过上外延 层205,从而在每两个相邻的沟槽之间形成两个源极区214。接触 开口 218伸入且终止于下外延层204的上半部分。
在图21中，顶侧导体层220 ^吏用传统4支术形成。顶侧导体层 220包括肖特基势垒金属。如图所示，顶侧导体层220填充接触开 口 218,以1更沿着源才及区214的倾斜侧壁与源才及区214 4妻触，并且 沿着4妻触开口 218的底部与下外延层204^姿触。由于源才及区214是 高^参杂的且下外延层204是低一参杂的，因此顶侧导体层220与源相_ 区214形成欧姆接触，且与下外延层204形成肖特基接触。如可以 看到的，源极区214和肖特基接触对于(关于)沟槽206是自对准 的。
图3A-3E是才艮据本发明另一示例性具体实施方式
的简化4黄截 面图，示出了由图2G-2I所示的工艺步-骤的后一部分工艺步^骤的^^ 代工艺步骤。因此，在本具体实施方式
中，实施由图2A-2G所示的 相同的工艺步骤，并转到由图3B所示的步骤(图3A所示的步骤与 图2G所示的步骤相同)。在图3B中，上外延层305 一皮深蚀刻，以 足够地暴露电介质材料312的上侧壁，用于容纳随后形成的电介质 间隔体316。在一种具体实施方式
中，第二外延层305 ,皮深蚀刻 0.05-0.5 pm范围的量。在图3C中，使用传统技术，间隔体316邻 近于已暴露的电介质材料312的上侧壁而形成。间隔体316是用不 同于电介质材料312的电介质材料制成的。例如，如果电介质材料 312是由氧化物制成的，则间隔体316可以由氮化物制成。
在图3D中，上外延层305的已暴露表面区凹入并完全通过外 延层305,从而形成伸入下外延层304的4娄触开口 318。通过凹入 并完全通过上外延层305,仅上外延层305的直接位于间隔体316 之下的部分314保留了。部分314形成晶体管的源极区。如可以看 到的，4妻触开口 318以及如此形成的源才及区314X十于沟冲曹306是自 对准的。在图3E中，顶侧导体层320和底侧导体层322使用传统 技术形成。导体层320包括肖特基势垒金属。如图所示，顶侧导体 层320填充4妻触开口 318，以1更沿源才及区314的侧壁与源才及区314 接触，并且与下外延层304的凹入部分接触。由于源才及区314是高 冲参杂的而下外延层304是<氐纟参杂的，因此顶侧导体层320与源极区 314形成E欠姆冲妻触，并且与下外延层304形成肖^争基4妻触。
在图3EE所示的替代具体实施方式
中，在形成顶侧导体层之 前，电介质间隔体316被移除了 ，从而暴露源才及区314的顶面。顶 侧导体层321由此沿源极区314的顶面和侧壁进行接触。从而减小 了源极接触电阻。在上述各具体实施方式
的可替换变型中，使用了 已知技术以在形成栅极之前沿各沟槽的底部形成厚底电介质(thick
bottom dielectric )。 厚底部电介质降4氐了米勒电容(miller capacitenc6 )。
乂人此处所述的各具体实施方式
中可以看出，肖特基二极管优选 地与FET集成于单个单元，在这样的单元的阵列中多次重复此梯: 作。同样，肖特基接触和源极区对于沟槽是自对准的。另外，肖特 基接触导致了低导通电阻Rdson，从而导致了低导通损失，并且还 改善了晶体管的反向恢复特性。在不需要密集单元间距的情况下， 还获得了良好的阻断能力(阻塞能力,blocking capability )。
在图2A-2I和图3A-3E所示的示例性工艺步骤中，没有使用扩 散或注入(才直入，implantation )。虽然可以用传统的晶体硅材料来 进行这些工艺步骤，但是它们尤其适合于使用另一类型的材料，诸 如碳化硅(SiC)、氮化镓(GaN)、以及砷化镓(GaAs),其中，扩 散、注入和掺杂剂活化工艺是很难完成和控制的。在这样的具体实 施方式中，基板、下外延层和上外延层、以及晶体管的其它区可以 包含SiC、 GaN、以及GaAs中的一种。另外，在传统的石灰4匕石圭基 增强型FET中，反型沟道对导通电阻的贡献尤其大。相反，对于图 21和图3E中的积累晶体管的碳化硅具体实施方式
中的积累沟道的 导通电阻贡献相当小。
图4示出了本发明另一具体实施方式
的横截面视图。在图4中， 屏蔽电才及424在4册才及410之下形成。屏蔽电极424通过屏蔽电介质 425与下夕卜延层404纟色纟彖，且通过电才及间电介质(iner-electrode dielectric) 427与交叠的栅-才及410绝*彖。屏蔽电4及424有助于4吏米 勒电容减小至可以忽略的量，从而剧烈地减小晶体管的开关损耗。 尽管没有在图4中示出，但屏蔽电极424还电连接至源极区414, 或者连4妻至地电位，或者4艮据i殳计和性能需求^见定而电连4妄至其它 电位。如果需要的话，可以在各4册才及410之下形成偏压于相同或不 同电位的一个以上的屏蔽电极。用于形成这样的屏蔽电极的一种或
多种方法4皮露在上面所^是及的普通4争让(commonly assigned )申讀-第11/026， 276中。而且，在申请第11/026， 276号中所4皮露的其 它电荷平4軒结构也可以与在此所披露的各具体实施方式
相结合，以 进一步改善器件的性能特性。
某些传统的碳化硅基沟栅晶体管的缺点是一册极氧化物击穿电 压低。根据本发明，通过将肖特基接触凹入更深地延伸至，例如， 大于栅极沟槽深度一半的深度来解决该问题。图5示出了示例性具 体实施方式，其中，肖特基接触凹入延伸至与4册才及沟槽506近似相 同的深度。深肖特基接触用来将栅极氧化物508与高电场屏蔽，从 而改善4册4及氧4t物的击穿。这可以/人图7A中看出，该图示出了两 个SiC基积累FET的才莫拟结果，其中之一具有4交深的肖特基接触凹 入。沿带有较浅的肖特基接触凹入的晶体管(右图)的沟槽的底部 出现的电场线在带有较深的肖特基接触凹入情况的晶体管(左图) 中消除了。右图中栅极沟槽之下的电场线反应(反射，reflect) 了 乂人底部到顶部增力口的电场。即，最4氐的电场线只于应于最高的电场而 最高的电场线^f应于最4氐的电场。
深肖特基4妻触凹入的另 一优点是在阻断状态下的晶体管泄漏 减少了。这在图7B的模拟结果中更清楚地示出，其中针对较深的 肖特基接触凹入和较浅的肖特基接触凹入，绘出了漏极电流对漏极 电压的曲线。正如可以看到的，当漏才及电压乂人0 V增加到200 V时， 在较浅的肖特基接触凹入的情况下，漏极电流连续上升，而对于较 深的肖特基接触凹入来说，漏极电流保持平稳。因此，通过将肖特 基^t妻触深深地凹入到外延层504中，晶体管泄漏获得了实质性减小 并且获得了 4交高的4册才及氧化物击穿。
深凹入的肖特基接触结构(例如，图5中的)尤其适合于碳化 晶体管的一样。这允许较浅的肖特基接触凹入(其较易于限定和蚀
刻)。然而，对于使用其它类型材料(如SiC、 GaN、以及GaAs) 的类似结构，可以获得4册才及氧化物击穿和晶体管泄漏方面的类似改善。
图6示出了图5结构中积累FET的增强型FET变型。在图6 中，p型本体区613沿每一沟槽侧壁在相应源极区614的正下方延 伸。如图所示，深4妻触开口 618在本体区613的底面之下延伸，以 使在顶侧导体层620与N-外延层604之间形成肖特基接触。与传统 的MOSFET —样，当图6中的MOSFET在导通状态时，电流流过 沿本体区613的每一沟槽侧壁延伸的沟道。在图具体实施方式
的 变型中，移除了间隔体616，,人而顶侧导体层620沿其顶面与源^L 区614相接触。
图8示出了冲艮据本发明另一示例性具体实施方式
的带有间隔体 源极区的积累型FET的横截面视图，该间隔体源极区优选地与肖特 基二才及管集成为单个单元。n型外延层1104在n型基一反1102上延 伸并与之^妾触。^册才及沟槽1106伸入外延层1104且终止于此。每一 4册才及沟槽1106沿其侧壁和底面衬有电介质层1108,且包括棚-纟及1110 以及在4册极1110顶部上的绝缘材料1112。 n型材料(例如n型多晶 石圭)的间隔体源4及区1114在外延层1104之上且位于沟槽1106的每 一侧的侧面。
间隔体源才及区1U4形成4妻触开口 1118，穿过该开口，顶,'J导 体层1120同时电4妾触外延层1104和源才及区1114。顶侧导体层1120 包括肖特基势垒金属。由于外延层1104低掺杂，因此顶侧导体层 1120与外延层1104形成肖特基4妄触。
如前述具体实施方式
中的一样，结构1100中的积累型晶体管 不包4舌其中形成有传导沟道(conduction channel)的本体区或阻断 阱(在此实例中为p型)。替代地，当积累层沿沟槽侧壁形成在外
延层1104中时，形成了导电沟道。结构1100中的FET的正常打开 (导通)或关闭(截止)取决于沟道区的掺杂浓度和栅极1110的掺 杂类型。当沟道区完全耗尽且稍微反相时，其关闭。同样，由于没 有形成反型沟道，因此沟道电阻消除了， 乂人而4是高了晶体管的功率 处理能力及其效率。另外，由于不是pn本体二极管，因此由pn二 极管在同步整流电路中引起的损耗被;肖除了 。
在图8的具体实施方式
中，结构1100中的FET是垂直的沟-栅积累MOSFET,其中，顶侧导体层1120形成源才及导体并且底侧 导体层(未示出)形成漏才及导体。在另一具体实施方式
中，基板1102 可以是p型以形成积累IGBT。
图9A至图9H、图91-1以及图9J-1示出了根据本发明具体实 施方式的不同工艺步骤的冲黄截面一见图，该工艺步骤用于形成图8中 集成的FET/肖特基二极管结构1100。在图9A中，n型外延层1204 在n型基板1202上使用传统技术形成。可替换地，可以使用包括 外延层1204的初始晶片。在图9B中，使用传统技术，掩模(未示 出)用于限定和蚀刻^圭以形成沟才曹。在形成沟冲曹的过禾呈中，可以4吏 用传统的干蚀刻或湿蚀刻。沟一曹1206伸入外延层1204且纟冬止于此。 在图9C中，在结构上生长或沉积电介质层1208(例如包含氧4匕物)， 以使沟槽1206的侧壁和底部衬有电介质层1208。
在图9D中，使用传统技术沉积多晶硅层1209以填充沟槽1206。 多晶硅层1209可以原位掺杂以获得期望的栅极掺杂型和浓度。在 图9E中，4吏用4专统4支术深蚀刻多晶石圭层1209并且在沟冲曹1206内 凹入以形成凹入式对册才及1210。
在图9F中，电介质层1211 (例如包含氧化物)在结构上形成 并且随后4吏用传统才支术平坦化。在图9G中，在平坦化的电介质层 1211 (至少在有源区)上实施趙式蚀刻，以暴露外延层1204的表
面区，同时电介质层1211的部分1212在斥册才及1210上保留下来。 在图9H中，外延层1204被深蚀刻，足够地露出电介质材料1212 的侧壁以容纳随后形成的源极间隔体1214。在图91-1中，沉积了 导电层(例如多晶硅)且随后使其被深蚀刻以邻接电介质材料1212 的露出侧壁形成高掺杂源极间隔体1214。在多晶珪用于形成源极间 隔体1214的情况下，多晶硅可以原位掺杂以获得高掺杂源极间隔 体。在图9J-l中，顶侧导体层1220用传统技术形成。导体层1220 包括肖特基势垒金属。在一种具体实施方式
中，导体层1220包括 钛。如图所示，源极间隔体1214形成接触开口 1218，通过该开口， 顶侧导体层1220 4妻触外延层1204。导体层1220也4妻触源才及间隔体 1214。由于源极间隔体1214是高掺杂的且外延层1204是低掺杂的， 因此顶侧导体层1220与源极间隔体1214形成欧姆^^触且与外延层 1204形成肖净争基一妻触。
图91-2和图9J-2是4黄截面一见图，示出了图91-1和图9J-1所示 步骤的替代工艺步骤，其产生了图8中结构的变型。与图91-1的步 骤相反(其中多晶硅蚀刻在外延层1204的表面露出时被停止)，在 图91-2所示的步骤中，多晶硅蚀刻连续以凹入源极间隔体之间的露 出的外延层区。如可以看到的，由于该额外的蚀刻，图9I-2中的源 极间隔体1215小于图91-1中的源极间隔体1214。在图9J-2中，顶 侧导体层1221在结构之上用传统冲支术形成。顶侧导体层1221与源 极间隔体1215形成欧姆接触，并且与外延层1204在区1219中形 成肖特基接触。
可以看出，肖特基接触和源极间隔体关于沟槽1406是自对准 的。另外，肖特基接触产生较低的导通电阻Rdson,从而是较低的
导通状态损失，并且还改善了晶体管的反向恢复特性。并且，在无 需紧凑单元间距的情况下获得了良好的阻断能力。而且，如结合图
7曲线图所描述的一样，图91-2、图9J-具体实施方式
的凹入肖特 基接触的进一步优点是阻断状态(阻塞状态，blocking state)的
晶体管泄漏减小了。而且，多晶石圭源才及间隔体占用的面积小于传统 扩散源极区。该优点产生了更大的肖特基接触面积。
图10示出了图8具体实施方式
的变型的一黄截面碎见图，其中屏
蔽电才及1324在4册才及1310之下形成。屏蔽电4及1324有助于将米勒 电容减小至可以忽略的量，从而剧烈地减小晶体管的开关损耗。可 以4吏屏蔽电才及1324电偏压于与源才及间隔体相同的电4立，或电偏压 于地电位、或者电偏压于3要i殳计和性能要求所爿见定的其它电〗立。如 果需要的话，偏压于相同或不同电位的一个以上屏蔽电极可以在各 才册才及1310之下形成。用于形成这样的屏蔽电4及的一种或多种方法 才皮露在上面所引用的普通转让申请第11/026， 276号中。
<吏用凹入肖特基4妄触中的以及<吏用屏蔽电极中的优点可以通 过在单个结构组合它们来实现，如图11和图12的两实例所示的那 样。图11示出了在带有多晶硅源极间隔体1415的积累型FET中使 用凹入肖特基接触和屏蔽电极。图12示出了在带有源极区1517的 积累型FET中使用凹入肖特基和屏蔽电极，其中，该源极区是使用 传统的扩散方法形成的。图13示出了图ll具体实施方式
的变型， 其中，改变肖特基区<吏其合并p型区1623。 P型区1623可通过在 形成顶侧导体层1620之前在肖特基区中注入p型纟参杂物来形成。 这样，熟知的合并P-i-N肖特基(Merged P-i-N Schottky ) ( MPS ) 结构在相邻沟槽之间的区域中形成了。事实上，阻挡结引入到积累 晶体管(accumulation transistor)中。唢口本4贞i或所/i^冻口的，MPS结 构在阻断状态时减小晶体管的泄漏。
图14示出了使用图1中的结构的冲莫拟结果。使用了 MEDICI 器件模拟器。图14包括左图(其中绘出了漏极电流对漏极电压的 曲线)和右图(其中《会出了冲册才及电压对4册才及电荷的曲线)。如左图 所示，获得了 1 x 10-14A/pm的4氐泄漏电流和高于35 V的BVDSS, 以及如右图所示，屏蔽电才及有助于消除米勒电容。
在图9A-9H、图9I-1、图9J-1、图91-2、以及图9J-2所示的示 例性工艺步骤中以及在图10和图11的示例性晶体管结构中，没有 使用扩散处理或注入处理。虽然可以用传统的晶体硅材料来使用这 些工艺步骤和结构，但是尤其适合于使用其它类型的材料，诸如碳 化硅(SiC)、氮化镓(GaN)、砷化镓(GaAs),在此，扩散、注入 和掺杂剂活化处理是难以实现和控制的。在这样的具体实施方式
中，基板、基板上的外延层、源极区、以及晶体管的其它区可以由 SiC、 GaN和GaAs中的一种制成。而且，在传统的碳化硅基增强 型FET中，反型沟道对导通电阻的贡献尤其大。相反地，对于图 9J-1、图9J-2、图10以及图11中的积累晶体管的碳化硅具体实施 方式中的累积、沟道(积、累沟道，accumulated channel)的导通电阻 的贡献基本4艮^氐。
虽然主要利用积累型FET来描述上述具体实施方式
，但是在增 强型FET中也可实现许多上述特征和优点。例如，图2A-2I和图 3A-3E中的工艺步-骤可以改变为在形成上外延层205之前在下外延 层204中形成p型阱区。图9A-9H、图91_1、图9J-1和图9A-9H、 图91-2以及9J-2中的工艺步艰《也可改变为在形成源才及间隔体1214 和1215之前在外延层1204中形成p型阱区。为了获得与肖特基二 才及管集成在一起的增强型FET而改变上述结构和工艺步各聚具体实 施方式的许多其它方式在阅览本4皮露内容的情况下对于本领域技 术人员而言是显而易见的。
图15A-15H是根据本发明另一具体实施方式
的用于形成沟-栅 FET的不同工艺步骤的简化橫截面视图。在图15A中，低掺杂的p 型本体区1704在n型区1702中用传统的注入和驱入(drive )才支术 形成。在一种具体实施方式
中，n型区1702包括高掺杂的基板区， 低掺杂的n型外延层形成在该基板区上。在该具体实施方式
中，本 体区1704在n型外延层中形成。
在图15B中，包括下电介质层1706、中电介质层1708、以及
上电介质层1710的电介质堆叠(介电叠层，dielectric stack)形成 在本体区1704上。中电介质层需要是不同于上电介质层的电介质 材料。在一种具体实施方式
中，电介质堆叠包括氧化物-氮化物-氧 化物。如将要看到的，中电介质层1708的厚度影响电介质帽1720 (图15D)的厚度，该电介质帽1720在后来的工艺步芬聚中形成在 栅极上，从而必须仔细选择中电介质层的厚度。下电介质层相对薄， 以便使在去除下电介质层1702的后续工艺步骤中进行的电介质层 1720厚度减少最小化。如图所示，电介质堆叠被图案化且^皮蚀刻， 以限定开口 1712，后来4册;fe沟槽通过该开口而形成。
在图15C中，实施传统的硅蚀刻以形成沟槽1703，该沟槽延 伸通过本体区1704且终止于n型区1702。随后形成为沟槽侧壁和 底部加4于的斥册才及电介质层1714，随后^f吏用传统4支术;咒积多晶石圭层 1716。在图15D中，多晶石圭层1716凹入沟冲曹中以形成才册4及1718。 电介质层在结构上形成且随后^皮深蚀刻，以4吏电介质帽1720在4册 极1718正上方保留。氮化物层1708在电介质层的深蚀刻过程中用 作蚀刻终止(etch stop)或蚀刻终止检测层。在图15E中，氮化物 层1708使用传统技术选一,性地:被剥离以暴露电介质帽1720的侧 壁。从而底部氧化物层1706保留在本体区1704的上方，且电介质 帽1720也原封不动地保留在栅极1718之上。
在图15F中，在器件的有源区中实施毯式源极注入(blanket source implant),以在本体区1704中、在沟槽1703的4壬一侧形成 高4参杂的n型区1722。电介质间隔体1724 (例如，包4舌fU匕物) 随后沿电介质帽1720的暴露侧壁用传统的技术形成。注入掺杂剂 的活化和驱入(drive-in )可以在工艺步骤的此阶段或稍后阶段执行。 在图15G中，实施石圭蚀刻，以凹入n型区1722的暴露表面，4吏其 如所示地完全通过n型区1722并进入本体区1704。在间隔体1724 正下方保留的n型区1722的部分1726形成器件的源极区。重本体
区1728随后在凹入区中形成。在一种具体实施方式
中，重本体区 1728使用传统的技术通过填充带有p+型硅的被蚀刻硅而形成。从 而，重本体区1728和源才及区1726对于沟槽1703自对准。
在图15H中，电介质帽1720和间隔体1724随后^t部分地深蚀 刻以暴露源才及区1726的表面区。蚀刻之后，半J求形电介质1703保 留在栅-极1718上。随后形成顶部导体层1732，以4妄触源极区1726 和重本体区1728。半^求形电介质1730用来4吏4册才及1718与顶部导体 层1732电绝缘。在一种具体实施方式
中，n型区1702是低4参杂的 外延层，其中在该外延层之下延伸有高掺杂的n型基板(未示出)。 在该具体实施方式
中，形成背侧导体层(未示出)以接触基板，背 侧导体层形成器件的漏极端子。这样形成了带有自对准源才及和重本 体区的沟-斥册FET。
在可替换具体实施方式
中，厚电介质层(例如，包括氧化物) 在形成4册才及1718之前沿沟槽1703的底部形成。厚底电介质的厚度 大于栅极电介质层1714，且用来减少栅极对漏极的电容，这样提高 了器件的开关速度。在又一具体实施方式
中，屏蔽电极在栅极1718 之下形成，类似于图4和图10-13所示的那些。
在图15A-15H所示的工艺步"^的又一变型中，在与图15F相对 应的步骤之后，露出的硅表面没有凹入，且代替的是实施重本体注 入和驱入工艺以形成重本体区，该重本体区延伸通过n型区1722 并进入本体区1704。获得了类似于图15G的横截面^见图，不同之 处在于，由于驱入工艺中的侧部扩散的纟彖古t，重本体区1728在电 介质间隔体1724下方延伸。电介质间隔体1724需要足够宽，以确 保n型区1722不会在重本体区的侧部扩散过程中被完全消耗掉。 这可以通过选择较厚的中电介质层1708来实现。 使用电介质堆叠来获得如图15A-15H所示的自对准源极和重 本体区的技术可以在类似地此处所4皮露的多个工艺具体实施方式
中实施。例如，在图3A-3E所示的工艺具体实施方式
中，对应于图 3A-3B的工艺步骤可以用图15B-15E所示的工艺步骤来代替，以侵_
获得如下所述的自对准源才及和肖特基接触。
在图3A中用于形成沟槽306的掩模用三个电介质层的电介质 堆叠代替，对其进行图案化及蚀刻以形成开口 ，通过该开口而形成 沟槽(类似于图15B和图15C所示的)。其后，在图3B中，当在 ONO复合层中的开口^皮:t真充以电介质帽时(类似于图15D中的电 介质帽1720)，去除ONO复合层的顶层氧化物和中间的氮化物层， 以露出电介质帽的侧壁(类似于图15E所示的)。图3C-3E所示的 其余处理步骤保持不变。不再需要为暴露电介质312的侧壁而在图 3B中实施的n+外延层305的凹入，并且可以4吏用更薄的外延层 305。
通过用图15B-15E所示的工艺步骤代替与图9B-9相对应的工 艺步骤，电介质堆叠技术也可以以类似于上述的方式在图9A-9J所 示的工艺具体实施方式
中实施。
图16示出了才艮据本发明另一具体实施方式
的具有非平坦顶面 (在顶部金属形成之前)的p沟道沟-栅FET的简化等比例辟见图。 本发明不局限于p沟道FET。本领域技术人员通过阅览本公开内容 将会明白如何在n沟道FET或其它类型的功率晶体管中实施本发 明。在图16中，顶部金属层1832被剥去以暴露覆层区域(底层区 域，underlying region )。类似地，为了 i兌明的目的，/人右侧的两个 栅极1818的上方部分地去除电介质帽1820。如图所示，低掺杂的 n型本体区1804在低掺杂的p型区1802上方延伸。在一种具体实 施方式中，p型区1802是形成于高冲参杂p型基々反(未示出)上方的
外延层，且本体区1804通过本领域已知的注入和驱入适当掺杂剂
在外延层1802中形成。
栅极沟槽1806延伸穿过本体区1804且终止于p型区1802。每 一才册4及沟槽1806衬有栅极电介质1805,并且随后蜂皮填充有多晶石圭， 其相7寸于相邻石圭台面区(mesa region)的顶面是凹入的。电介质帽 1820在各4册才及1818上方垂直地延伸。高4参杂的p型源才及区1826在 本体区1804中相邻的沟槽之间形成。如图所示，电介质帽1820的 顶面处于高于源才及区1826的顶面的平面上，这导致了非平坦顶面。 在一种具体实施方式
中，此非平坦性(平面性，planarity)通过凹 入电介质帽1820之间的石圭台面而获得。重本体区1828沿带状本体 区1804在相邻沟槽之间断续地形成。顶侧金属层1832在结构上方 形成，以同时与源才及区1826和重本体区1828电冲妄触。该FET结构 的4尤点是，通过沿源才及带(source stripe )断续i也形成重本体区而减 少了单元间距，从而获得了高密度的FET。
将利用图17A、图17B-1和图17B-2来描述形成图16的FET 的两种方法。这些图没有示出重本体区，因为这些图对应于沿图16 的等比例—见图的前面的4黄截面一见图。在图17A中，n型本体区1904 4吏用传统的注入和驱入4支术在p型外延层1902中形成。沟槽1906、 为沟槽1906力"于的才册才及绝纟彖体1907、以及凹入的多晶石圭4册才及1918 用已知的4支术形成。电介质层在结构上方形成，随后—皮平坦4匕，并 且最终被均匀地深蚀刻直到露出硅表面。位于每一栅极正上方的空 间则-皮填充有电介质帽1920。在一种具体实施方式
中，相邻电介质 区1920之间的露出石圭台面表面凹入至介于电介质区1920的顶面和 底面之间的深度，接着进行源极注入以形成p型源极区。在可替换具体实施方式
中，在凹入石圭之前实施源才及的形成。重本体区(未示 出)可以在形成源才及区之前或之后形成。
图17B-1示出了一种变型，其中实施了石圭凹入(硅凹陷，silicon recess)，以《更电介质区1920的上侧壁变4寻暴露(即，源才及区1926 具有平坦的顶面)。图17B-2示出了另一变型，其中实施了硅凹入， 以1更相邻沟槽之间的源才及区的顶面为弓形(石宛形，bowl-shaped ) 乂人 而电介质区1920的侧壁不暴露。在一种具体实施方式
中，这可以 通过实施各向异性硅蚀刻来实现。图17B-2变型的优点在于提供了 较大的源极表面区来与顶部导体层1935接触，从而减小了源极接 触电阻。并且，通过沿源才及带断续i也形成重本体区而获4寻了更紧;奏 的单元间3巨，由此获4寻了高密度的FET。
图18是简化横截面，其示出了用于获得带有自对准重本体区 和源极区的高度紧凑的沟-栅FET的技术。在图18中，其中带有栅 才及2012的初M及沟槽延伸穿过p-阱区2004并终止于n型漂移区2000。 在一种具体实施方式
中，n型漂移区2000是形成于高掺杂n型基板 (未示出)上方的外延层。每一栅极沟槽包括栅极2012上的电介 质帽2014。如图所示，两沟槽之间的台面区是凹入的，使得硅凹入 具有倾存斗的外壁，该外壁乂人电介质帽2014的顶部附近延伸到台面 槽的底部。
如垂直于台面槽底表面延伸的实线箭头2019所指示的，高掺 杂p型重本体区2016通过以0度角实施掺杂剂(例如，BF2)的毯 式注入(blanket implant)而形成。在设定0度角的重本体注入的情 况下，各沟槽侧壁的相对的斜面及台面槽的与其非常接近的外壁以 及精心选4奪的注入纟参杂剂类型和注入变量(诸如注入能量)，保证 了 — 皮注入一参杂剂不会到达沿沟槽侧壁在阱区2004中延伸的沟道区。
如两个成角的虚线箭头2018所指示的，实施n型4参杂剂的两 ^各成角的趙式注入，以沿各台面槽的倾4牛侧壁形成源才及区2020。如 图所示，沟槽的上拐角阻碍了源极注入进入重本体区的中心部分。 可以看出，在重本体区注入或双流倾斜源才及注入过程中都没有4吏用
掩才莫。事实上，台面槽形成了能够形成自对准重本体区和源才及区的 自然掩模。
自对准重本体区和源极区使单元间距显著地减小了 ，结果产生 了高密度的单元结构，其继而有助于减小晶体管的导通电阻。而且，
自只于准重本体区有助于改善未4计位感应开关(undamped inductive switching, UIL )的耐久寸生(mggedness )。 并且，以自只于-,方式开j 成源极区和重本体区减少了掩模数量，从而降低了制造成本，同时 简化了工艺步骤并提高制造产率。另夕卜，源极区和重本体区的具体 轮廓(profile)的好处在于(i)台面槽的倾斜外壁提供了大的源 极表面区，其有助于减小源极接触电阻，以及(ii)重本体区交叠 在源极区之下，其有助于提高晶体管的UIL耐久性。而且，可以看 出，图18所示的技术适合于许多厚底电介质工艺，且其自身很好 地适用于LOCOS (硅的局部氧化)工艺。
图18A-181、图19A-19H、图20A-20G、图21A-21H、以及图 22A-22F示出了各种工艺步骤，其中，图18所示的技术用于形成具 有自对准特性的各种FET。具有图18中所描述的和所实施的技术
人员来i兌在阅览本7>开内容的情况下是可以预见的。
图18A-18I示出了才艮据本发明另一具体实施方式
的用于形成具 有自对准源才及和重本体区的沟-4册FET的不同工艺步骤的一黄截面牙见 图。在图18A中，传统的^圭蚀刻和LOCOS工艺用于在终止区 (termination region )形成绝*彖-填充沟槽2001。焊盘氧化物层(未 示出)和氮化物层(未示出)首先在n型珪区2000上形成。随后 使用第一掩模在端子区限定硅区2000的待去除硅的部分。氮化物 层、焊盘氧化物以及下面的硅区通过第一掩模而去除，以在端子区 形成沟槽2001。随后实施局部氧化，以用绝缘材料2002填充沟槽 2001。虽然未示出，但起始材料可以包括其上形成(例如，外延地 形成)有n型区2000的高掺杂n型基板。
在图18B中，实施趁式阱注入和马区入，以便在硅区2000上形 成p型阱区2004。可替换地，所注入的杂质可以在工艺的后面阶段 驱入。在图18C中，实施第二掩模步骤，以限定和蚀刻沟槽2006, 该沟槽延伸穿过阱区2004并终止于石圭区2000内。沟槽2006的底
部填充有绝缘材料，例如通过沉积高密度等离子体(HDP )氧化物， 并且随后蚀刻所沉积的HDP氧化物，以形成厚底氧化物2008。
在图18D中，栅极绝缘层2010沿包括沟槽侧壁的所有表面区 形成。随后沉积多晶石圭并进^^参杂(例如，原位4参杂)。^吏用第三 ^奄才莫来限定和蚀刻多晶珪，以在有源区中形成凹入式4册才及2012A、 并形成纟冬止沟4曹斥册才及(termination trench gate) 2012B禾口表面斥册才及 2012C。在图18E中，电介质层在结构上形成。接着使用第四掩才莫 来限定有源区的部分和在终止区的开口 2015,在此处，电介质层将 会被深蚀刻。通过掩模开口蚀刻电介质层，直到触及珪。从而，在 有源区，位于各栅极2012A正上方的空间保留为被填充有电介质材 泮牛2014A,同时开口 2015在终止区形成。如可以看到的，有源区 中阱区2004B以及终止区的阱区2004A的表面一皮暴露。
在图18F中，实施硅蚀刻步骤以使有源区和终止区中所暴露的
2004B中以及在乡冬止区的阱区2004A中形成。4妻着，实施0度重本 体注入(例如，BF2),以在有源区的阱区2004B中形成p型重本体 区2016B,以及在会冬止区的阱区2004A中形成重本体区2016A。源 才及区2020如箭头2018所示随后利用两^各成角源才及注入而形成。在 只又；K顷4牛注入(两^各成角注入，two-pass angled implant)中，n型 杂质以如下角度注入，即，沟冲曹的上拐角阻止重本体区的中心部分 2016B 4妻收注入。源极区2020因而接近沟槽地立即形成，同时重
本体区的中心部分2016B如图所示原封不动地保留着。由于开口 2015 (图18E)的纵横比和两路源极注入的角度的缘故，终止阱区 2004A没有接收到源极注入。
在图18G中，实施注入活化步骤以将注入的4参杂剂驱入。随后 4吏用第五纟奄才莫来限定和蚀刻绝纟彖层2014C，以形成4册才及4妄触开口 2019。在图18H中，导体层(例如，包括金属)随后在结构上形成。 使用第六掩模来限定和蚀刻导体层，以便使源极导体2021A与栅极 导体2021B绝缘。在图18I中，沉积钝化层。随后使用第七4务模来 蚀刻部分钝化层，从而限定将形成引线接合触点的源极区和栅极 区。在不需要钝化层的具体实施方式
中，可省略相应的掩模和工艺 步骤。
可以看出，在形成重本体区2016B和源极区2020的过程中没 有使用掩模。同样，重本体区和源极区都与沟槽边缘是自对准的。 而且，重本体区2016B叠置在源才及区2020之下，但没有延伸到沟 道区中。乂人而获得了紧凑的单元间距以及异常弹回(快反向， snapback)和UIL耐久性。小的单元间距有助于获得4交j氐的Rdson。 同样，由于源极区2020沿阱区2004B的外弯曲表面形成，因此获 得了较大的源极接触面积，从而获得了较低的源极接触电阻。另夕卜， 简单工艺步骤使用了数量减少的掩;漠步骤，适于许多厚底氧化物 (TBO )处理才莫块，并且其自身4艮好地适用于形成TBO的LOCOS 方法。
图18A-18I的一黄截面4义示出了示例性工艺步骤和示例性终止结 构。该工艺步骤可以以各种方式优化以便进一步减少掩模数量并且 实3见不同的纟冬止结构，其包4舌下面所描述的图19A-1H、图 20A-20G、图21A-21H、以及图22A-22F中的工艺步骤所图解说明 的那些。
图19A-19H是工艺步骤的横截面视图，其中，形成有沟槽的多 晶硅来代替表面多晶硅，与图18A-18I的工艺步骤相比，该有沟槽 的多晶硅使掩模的数量减少了一个。与图19A-19C对应的工艺步骤 类似于图18A-18C所对应的那些，因而将不作解释。在图19D中， 形成栅极绝缘体2110并且随后沉积多晶硅并进行掺杂。对沉积的 多晶硅进行毯式蚀刻，以使在沟槽中保留了凹入式栅极2112。这里， 前述具体实施方式
的图18D中的栅极掩模被省略了。在图19E中， 实施类似于图18E中的工艺步骤顺序的工艺步骤，以使位于各栅极 2112正上方的空间一皮填充电介质材料2114A，同时开口 2115在电 介质层中在终止p-阱2014A上形成。在图19F中，实施类似图18F 中工艺步-骤顺序的工艺步4聚，以形成自^亍准重本体区2116A和 2116B和自3于准源才及区2120。
在图19G中，使用柵极接触掩模(第四掩模)而在电介质层中 在远离的左4册才及沟才曹上限定和蚀刻冲册4 L接触开口 2113， 4妄着进4亍注 入掺杂剂的活化。栅极接触开口 2113提供通向有沟槽的多晶硅栅 极的电通道(electrical),所述有沟槽的多晶硅栅极沿图19G中未示 出的第三维度互连。在可—务换具体实施方式
中，允许终止p-阱2104A 漂移，由此省去了对纟冬止源才及导体2121A的需要。
在图19H中，沉积导体层(例如，包括金属)，接着是掩模步 骤(第五)，以限定源才及导体部分2121A并4吏源才及导体部分2121A 与才册才及导体部分2121B绝*彖。可以看出，在图19A-19H所示的工 艺中仅使用了五个掩模。直接位于栅极导体层和源极导体层下方的 薄层是可选的势垒金属。
图20A-20G是另一工艺步骤的横截面视图，该工艺步骤与图 18A-18I所示的工艺相比4吏用的4务才莫4交少。图20A-20D所x寸应的工 艺步骤类似于图18A-18D所对应的工艺步骤，因此将不作解释。图 20E所对应的工艺步骤类似于图18E所对应的工艺步骤，所不同的
是，使用第四掩模在终止电介质层中在表面多晶硅2212C上形成额 外的开口 2217。图20F所只于应的工艺步驶《类似、于图18F所只于应的工 艺步骤。然而，由于表面多晶石圭2212C上的开口 2217 (在图20E 中)的缘故，用于凹入暴露的台面的硅蚀刻也蚀刻了表面多晶硅 2212C的已暴露部分，乂人而产生开口 2218。表面多晶石圭的侧壁则通 过4妻触开口 2218而变得暴露。才艮据有源区中台面槽的深度和表面 多晶石圭2212C的厚度，台面槽蚀刻可以完全蚀刻并穿过表面多晶石圭 2212C或沿开口 2218的底部留下多晶石圭的薄层。在一种具体实施 方式中，形成开口 2218，以致它的纵—黄比使两个成角的源才及注入 2218到达表面多晶珪部分2213A和2213B的侧壁。这有利地4吏后 来形成的初H及导体层2221B (图20G )与表面多晶石圭部分2213A和 2213B之间的接触电阻最小化。
除了图20G的工艺步專聚包4舌只于注入区的活^f匕以外，图20G所 对应的工艺步4聚类似于图18H所对应的工艺步-骤。同样，不i"象图 18H (其中栅才及导体2021B 4妄触多晶娃2012C的顶面)，图20G中 的栅极导体2221B通过开口 2218接触表面多晶硅的侧壁。如果在 图20F中的硅凹入步骤之后表面多晶硅2212C没有完全蚀穿(即， 它的一部分沿开口 2218的底部保留着)，那么栅极导体2021B将同 样4妻触开口 2218中留下的多晶硅的表面区。
在图20G中，直4妄位于源极导体层和栅极导体层之下的薄层是 可选的势垒金属。该具体实施方式
的优点在于，类似于图19A-19H 的具体实施方式
，在形成顶侧导体的整个步骤中<义<吏用五个掩才莫， 而且还通过省4卓包围周边4册才及导体层2121B (图19H)的源才及导体 层2121A (图19H)而4呆存了表面区。
图21A-21H是不同工艺步骤的横截面视图，该工艺步骤用于形 成类似于图18A-181所示的工艺得到的沟-栅FET的沟-栅FET,不 同之处在于，肖特基二^l管与FET集成。图21A所对应的工艺步
骤类似于图18A所对应的工艺步骤，因而将不再解释。在图21B 中，使用p-阱屏蔽掩模(blocking mask)(第二掩模)来注入和驱 入p型杂质，以在n型^圭区2300中形成阱区2304。可^l换地，所 注入的杂质可在工艺步骤的稍后阶段被驱入推阱。p-阱屏蔽掩模阻 止p型杂质i皮注入到石圭区2300的(如所示)形成肖特基区的部分 2303中。
在图21C和图21D中，实施类似、于图18C和图18D的一糸匕工 艺步骤，因此将不再描述。在图21E中，实施与图18E相类似的工 艺步骤，但是还实施接触掩模(第五)和电介质平坦化步骤，以使 绝缘层的部分2314D保留在肖特基区2303上，以防止该区域在稍 后的源极和重本体注入步骤(图21F)过程中接收掺杂剂。图21F 所对应的工艺步骤类似于图18F所对应的工艺步骤，因此将不再描 述。
在图21G中，实施注入活化步骤以驱入被注入的掺杂剂。随后 使用第六掩模，以在肖特基区2303上限定和蚀刻绝缘区2^4D并 且在表面4册才及2312C上形成4册才及4妻触开口 2319。图21H所对应的 工艺步备聚与图18H所对应的相同，不同之处在于，在与源才及和重本 体区相接触之外，源极导体2321A还与肖特基区2303相接触，以 与硅区2300形成肖特基接触，该硅区例如使用硅化钛作为势垒金 属。这样就形成了具有集成肖特基二极管的沟-栅FET。
虽然图21A-21H示出了如何利用图18A-18I所示的工艺步架艮集 成肖特基二极管，但是可以类似地改变图19A-19H、图20A-20G、 图21A-21H、图22A-22F、图23A-231、以及图24A-24I各自所示
的工艺步-骤以集成肖特基二才及管。
图22A-22F是根据具体实施方式
的用于形成沟-栅FET的另一 工艺步骤的横截面视图，其中，在顶侧源极和栅极导体的整个形成200680018774.0
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过程中的掩^^数量减少至四个。在图22A中，焊盘氧化物层(未示 出)形成于n型硅区2400上。p型传导性的掺杂剂被注入并驱入(推 阱)，以在n型硅区2400中形成p-阱区2404。可替换地，所注入的 杂质可以在工艺步骤的稍后阶段被驱入。使用第 一掩模以在有源区 限定和蚀刻沟槽2406并且在终止区限定和蚀刻宽沟槽2401。随后， 使用LOCOS厚底氧化物(TBO )工艺沿有源沟槽2406和宽终止沟 冲曹(termination trench) 2401两者的底部以及相4卩沟才曹之间石圭台面 (silicon mesa )的丁贞面上开j成纟色纟彖才才泮牛2402的层。
图22C所对应的工艺步骤类似于图20D所对应的工艺步骤， 然而，在图22C中，代替图20D中形成平坦的表面多晶硅2212C 的是，多晶硅2412C在终止p-阱2204A上延伸并且下降到宽沟槽 2401中。图22D、图22E和图22F各自所对应的工艺步骤分别类似 于图20E、图20F、和图20G各自所对应的工艺步骤，因而将不再 描述。如在图22F中可以看到的，4册才及导体2421B与终止区宽沟槽 内的栅才及2412D的侧壁4妄触。如在图20A-20G具体实施方式
中的 一样，如果在图22E的石圭凹入步骤之后，终止多晶石圭2412C没有完 全蚀穿(即，它的一部分沿多晶珪2412C的开口 2218的底部保留)， 那么栅极导体2021B也将接触开口 2218中的残留多晶娃的顶面区。 总共1"吏用了四个4奄才莫，其与钝化焊盘4奄才莫一起(例如，像在图181 所对应的工艺步骤中所确定的一样)合计5个纟奈才莫。
图23A-23I是4艮据本发明又一具体实施方式
的用于形成具有自 对准特征的沟-栅FET的不同工艺步骤的横截面视图。图23A-23D 所对应的工艺步骤类似于图18A-18D所对应的那些，因此将不再描 述。在图23E中，电介质层在结构上形成。随后，使用第四掩模来 覆盖终止区，这是因为在有源区中实施电介质的平坦化蚀刻以使电 介质帽2514A保留在各沟槽栅极2512A上。在图23F中，实施台 面才曹々虫刻，以^吏p型阱区2504B凹入电介质帽2514A的顶面之下， 从而电介质帽2514A的上侧壁变得暴露。随后实施掺杂剂(例如砷)
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的趙式注入，以在相邻沟槽之间的阱区2504B中形成n+区2517。 随后，1吏用传统4支术在n+区2517上沿电介质帽2514A的露出侧壁 形成氮化物间隔体2518。在图23G中，4吏相邻间隔体2518之间所 暴露的硅台面凹入到阱区2504B内的深度。硅凹入去除了 n+区2517 的中间部分(图23F),留下了 n+区2517的在完整的间隔体2518 正下方延伸的外部2520。部分2520形成晶体管的源极区。随后， 注入p型杂质纟参杂剂，以形成重本体区2516。
在图23H中，4吏用传统4支术去除氮4匕物间隔体2518。随后， 在终止区使用第五3务才莫，以在电介质区2514B中产生开口 2515和 2519。在图231中，源极导体和栅极导体以类似于图181中的方式 形成。这样总计使用了六个掩模。该工艺步骤尤其适合于形成具有 宽间距本体的沟栅FET。而且，该工艺步骤有利地产生对于沟槽来 说是自对准的源极区和重本体区的形成。
图24A-24I是根据本发明又一具体实施方式
的用于形成沟-栅 FET的不同工艺步多聚的一黄截面 一见图。图24A-24D所对应的工艺步艰《 类似于图19A-19D所对应的那些，因此将不再描述。在图24E中， 电介质层形成在结构上。随后，使用第三掩才莫来覆盖终止区，这是 因为在有源区中实施电介质平坦化蚀刻，以便在各沟槽栅极2612 上形成电介质帽2614A。图24F和图24G所对应的工艺步骤分别类 似于图23F和图23G所对应的那些，因此将不再描述。
在图24H中，^吏用传统:技术来去除氮^b物间隔体2618。随后 在终止区中使用第四"^奄模，以在电介质区2614B (图24G)中产生 开口2615。在图24I中，金属层在结构上形成，并且使用第五掩模 来限定源极导体2621A和栅极导体2621B。如图所示，源极导体 2621A沿其顶面和侧壁与重本体区2616和源才及区2620相4妻触。终 止阱区2604B电漂移。可替换地，阱区2604B可通过沿进入纸面的 方向所进4于的电4妻触而偏压。
与图23A-23I所表示的具体实施方式
类似，本具体实施方式
适 合于形成具有宽间距本体的沟栅FET，并且本具体实施方式
具有相 对于沟槽是自对准的源才及和重本体区。然而，有利i也，本具体实施 方式需要比图23A-23I具体实施方式
所需要的掩模少一个的掩模。
虽然由图18A-18I、图19A-19H、图20A-20G、图21A-21H、 图22A-22F、图23A-23I、以及图24A-241所表示的各工艺步骤是以 单个4册才及沟槽结构为背景示出的，4旦对于本领i或冲支术人员而言在阅 读本公开内容的情况下，对这些工艺步骤进行修改以包括栅极之下 的屏蔽电极(类似于图10中的屏蔽栅极1324)将是显而易见的。
本发明的各种结构和方法可以与上面所参照的普通转让申请 第11/026, 276号中所披露的一种或多种大量电荷扩散技术结合， 以获得更低的导通电阻、更高的阻断能力和更高的效率。
不同具体实施方式
的冲黄截面一见图可以不4安身见定比例，并且同样 地并不意p未着在相应结构布图设计中限制可能的变型。并且，各种 晶体管可以在开》支单元结构(例如，带)中或封闭单元结构(例如， 六边形或方形单元)中形成。
虽然以上示出和描述了大量的具体具体实施方式
， <旦本发明的具体实施方式
不限于此。例如，应当理解，在不背离本发明的情况 下，已示出和描述的结构的纟参杂才及性可以反向，和/或各要素
(element)的掺杂浓度可以改变。作为另一实例，上述的各种示例 性的积累型和增强型垂直晶体管(纵向晶体管)具有终止于漂移区
(在基板上延伸的低掺杂的外延层)的沟槽，但是它们也可以终止 于高掺杂的基板。同样，在不背离本发明的范围的情况下，本发明 的一个或多个具体实施方式
的特征可以与本发明其它具体实施方 式的一个或多个特^E组合。由于这才羊和那4^的原因，因此，以上描 述不应该理解为限制本发明的范围，本发明的范围由所附权利要求 所限定。
权利要求
1.一种结构，包括单片集成沟槽FET和肖特基二极管，所述结构进一步包括栅极沟槽，所述栅极沟槽延伸到半导体区中；源极区，位于所述栅极沟槽的每一侧的侧面，所述源极区具有基本三角形的形状；接触开口，所述接触开口延伸到相邻栅极沟槽之间的所述半导体区；以及导体层，所述导体层填充所述接触开口以(a)沿每一源极区的倾斜侧壁的至少一部分电接触所述源极区，以及(b)沿所述接触开口的底部电接触所述半导体区，所述导体层与所述半导体区形成肖特基接触。
2. 根据权利要求1所述的结构， 区包括硅、碳化珪、氮化镓、
3. 根据权利要求1所述的结构， 沟槽是自对准的其中，所述半导体区和所述源才及 以及砷化4家中的一种。其中，所述源极区对于所述栅极
4. 才艮据权利要求1所述的结构，其中，所述半导体区和源极区是 第一传导型的，所述半导体区包括具有的掺杂浓度低于所述源 极区的第 一石圭区，其中，所述接触开口延伸到所述第 一硅区中， 以4吏所述导体层与所述第 一石圭区形成肖特基4妾触。
5. 根据权利要求4所述的结构，其中，所述场效应晶体管是积累 场效应晶体管，并且所述第 一硅区是在所述源极区和所述第一 传导型基板之间延伸的外延层，所述外延层具有的掺杂浓度低 于所述基才反。
6. 根据权利要求1所述的结构，其中，每一栅极沟槽包括厚底电介质，填充所述栅极沟槽的底部；才册才及电介质，为所述才册才及沟槽的所述侧壁力口衬，所述厚 底电介质厚于所述栅极电介质；以及凹入式棚-才及，在所述厚底电介质上方。
7. 根据权利要求1所述的结构，其中，每一栅极沟槽包括屏蔽电极，在所述栅极沟槽的底部，所述屏蔽电极通过 屏蔽电介质层与所述半导体区绝缘；以及凹入式4册4及，在所述屏蔽电才及上方，所述凹入式4册才及和 所述屏蔽电极之间具有电介质层。
8. —种形成单片集成沟槽FET和肖特基二极管的方法，所述方 法包括形成4册纟及沟槽，所述4册4及沟槽延伸穿过上半导体层并终 止于下半导体层内，所述下半导体层具有的掺杂浓度低于所述 上半导体层；在每一对相邻的才册才及沟槽之间，形成具有倾杀牛侧壁和圆 底的纟妻触开口 ，所述々妄触开口延伸穿过所述上半导体层并纟冬止 于所述下半导体层内，以1"吏所述上半导体层的剩余部分形成位 于所述斥册才及沟冲曹的侧面的源才及区；以及形成顶侧导体层以(a )沿每一源极区的倾斜侧壁电接触 所述源才及区，和(b)沿所述4妄触开口的底部电4妻触所述下半
9. 根据权利要求8所述的方法，其中，所述下半导体层和上半导 体层在基才反上外延地形成，所述基板以及所述上半导体层和下 半导体层是相同传导型的，所述下半导体层具有的掺杂浓度低 于所述基氺反。
10. 根据权利要求8所述的方法，其中，所述上半导体区和下半导 体区包括硅、碳化珪、氮化镓、以及砷化镓中的一种。
11. 根据权利要求8所述的方法，其中，在形成所述单片集成沟槽 FET和肖特基二极管的过程中没有使用掺杂剂的注入。
12. 根据权利要求8所述的方法，其中，所述源极区对于所述栅极 沟槽是自对准的。
13. 才艮据—又利要求8所述的方法，进一步包4舌沿每一栅极沟槽的底部形成厚底电介质；形成为每一一册极沟槽的所述侧壁加衬的4册极电介质；以及在每一栅极沟槽中的所述厚底电介质上形成凹入式栅 极，其中，所述厚底电介质厚于所述栅极电介质。
14. 根据权利要求8所述的方法，进一步包括沿每一斥册才及沟槽的底部形成屏蔽电极； 在每一屏蔽电极上形成电介质层；以及在所述电介质层上形成凹入式斥册极。
15. —种结构，包括单片集成沟槽FET和肖特基二极管，所述结 构进一步包4舌栅极沟槽，延伸到在基板上延伸的外延层内并终止于此， 每一棚-才及沟槽内具有凹入式棚-才及，其中电介质材冲十位于所述凹 入式栅极的顶上，所述外延层与所述基板是相同传导型的，但 是具有的掺杂浓度低于所述基板；源才及区，位于所述4册极沟槽的每 一 侧的侧面，每 一 源;f及 才妻触开口 ，延伸到相邻沖册4及沟槽之间的所述外延层中；以及导体层，i真充所述4妻触开口，以电^妻触所述源才及区和所所述外延层和所述源极区包括碳化硅、氮化镓、以及砷化镓中 的一种。
16. 根据权利要求15所述的结构，其中，所述接触开口延伸到所 述半导体区的深度大于所述一册极沟槽的所述深度的一半。
17. 根据权利要求15所述的结构，进一步包括位于每一源极区和 覆层导体层之间的电介质间隔体。
18. 根据权利要求15所述的结构，其中，所述导体层沿每一源极 区的顶面和侧壁电4妻触所述源极区。
19.才艮据4又利要求15所述的结构，其中，所述源才及区对于所述才册 极沟槽是自对准的。
20. 根据权利要求15所述的结构，其中，每一栅极沟槽进一步包 括栅极电介质，为所述斥册极沟槽的侧壁加衬；以及厚底电介质，填充所述棚4及沟槽的位于所述凹入式冲册才及 之下的底部，所述厚底电介质厚于所述栅极电介质。
21. 根据权利要求15所述的结构，其中，每一栅极沟槽进一步包 括在所述凹入式棚-才及下面的屏蔽电才及，所述凹入式 一册才及和 所述屏蔽电极之间具有电介质层；以及屏蔽电介质，使所述屏蔽电极与所述外延层绝缘。
22. —种形成单片集成沟槽FET和肖特基二4及管的方法，所述方 法包括形成栅极沟槽，所述栅极沟槽延伸穿过上半导体层并以 预定深度终止于下半导体层中，所述下半导体层具有的掺杂浓 度低于所述较高的半导体层；在每一棚-才及沟槽中形成凹入式4册才及；在每一 凹入式4册才及的顶上形成电介质材料；使所述上半导体层凹入以暴露在所述凹入式栅极顶上的 所述电介质材料的上侧壁；沿所述电介质材的每 一 暴露的上侧壁形成电介质间隔 体，以使开口形成在两相邻电介质间隔体之间，所述电介质间 隔体位于每两个相邻栅极沟槽之间；通过每两个相邻电介质间隔体之间的所述开口使所述上 半导体区和下半导体区凹入，4吏得V又保留所述上半导体层的位于所述电介质间隔体正下方的部分，所述上半导体层的^f呆留部分形成源一及区；以及形成顶侧导体层，以4妾触所述源才及区和所述下半导体层， 所述顶侧导体层与所述下半导体层形成肖特基接触。
23. 才艮据—又利要求22所述的方法，其中，所述肖特基接触在大于 所述棚4及沟槽的所述预定深度的 一半的深度处形成。
24. 根据权利要求22所述的方法，其中，所述上半导体区和下半 导体区包括硅、碳化硅、氮化镓、以及砷化镓中的一种。
25. 根据权利要求22所述的方法，其中，所述下半导体层和上半 导体层在基一反上外延i也形成，所述基纟反以及所述上半导体层和 下半导体层是相同传导型的，所述下半导体层具有的掺杂浓度^氐于所述基+反。
26. 根据权利要求22所述的方法，进一步包括在形成所述顶侧导 体层之前去除所述电介质间隔体，以使所述顶侧导体层接触每 一源才及区的顶面。
27. 根据权利要求22所述的方法，其中，在形成所述单片集成沟 槽FET和肖特基二极管的过程中没有使用掺杂剂的注入。
28. 根据权利要求22所述的方法，其中，所述源极区对于所述栅 极沟槽是自对准的。
29. 根据权利要求22所述的方法，进一步包括在形成所述凹入式4册才及之前，沿每一一册才及沟槽的底部形 成厚底电介质；以及在形成所述凹入式栅4及之前，形成为每一棚^及沟槽的所 述侧壁加衬的栅极电介质，其中，所述厚底电介质厚于所述棚-极电介质。
30. 根据权利要求22所述的方法，进一步包括在形成所述凹入式4册极之前，沿每 一一册才及沟槽的底部形 成屏蔽电才及；以及在形成所述凹入式斥册才及之前，在每一屏蔽电才及上形成电 介质层。
31. —种结构，包括单片集成沟槽FET和肖特基二极管，所述结 构进一步包括才册极沟槽，延伸到第一传导型的半导体区内，每一栅极 沟槽内具有凹入式^W极，在所述凹入式冲册极的顶上具有电介质 材料；第 一传导型源极区，位于所述栅极沟槽的每一侧的侧面， 每一源极区具有上表面，所述上表面相对于相应的凹入式4册极 顶上的所述电介质材料的上表面是凹入的；第二传导型本体区，沿每一冲册才及沟槽的侧壁在相应源;f及 区与所述半导体区之间延伸；<接触开口 ，延伸到相邻棚^及沟槽之间的所述半导体区内；以及导体层，i真充所述4妄触开口，以电4妻触所述源才及区、所 述本体区以及所述半导体区，所述导体层与所述半导体区形成 肖特基接触。
32. 根据权利要求31所述的结构，其中，所述接触开口延伸至所 述本体区的底面以下的深度。
33. 根据权利要求31所述的结构，进一步包括在每一源极区与覆 层导体层之间的电介质间隔体。
34. 根据权利要求31所述的结构，其中，所述导体层沿每一源极 区的顶面和侧壁电接触所述源4及区。
35. 根据权利要求31所述的结构，其中，所述源极区对于所述栅 极沟槽是自对准的。
36. 根据权利要求31所述的结构，其中，每一栅极沟槽进一步包 括片册才及电介质，为所述才册才及沟槽的侧壁力口一十；以及厚底电介质，填充在所述凹入式4册^及下面的所述栅才及沟 才曹的底部，所述厚底电介质厚于所述槺极电介质。
37. 根据权利要求31所述的结构，其中，每一棚-极沟槽进一步包 括在所述凹入式4册一及下面的屏蔽电4及，所述凹入式一册4及和 所述屏蔽电才及之间具有电介质层；以及屏蔽电介质，使所述屏蔽电极与所述半导体区绝缘。
38. —种结构，包括单片集成沟槽FET和肖特基二极管，所述结 构进一步包4舌4册极沟槽，延伸到半导体区内，每一4册才及沟槽内具有栅 极，在所述栅极的顶上具有电介质材料；半导体源极间隔体，位于所述一册极沟槽的每一侧的侧面， 以使位于每两个相邻斥册极沟槽之间的每一对相邻的半导体源 极间隔体之间形成接触开口；以及导体层，填充所述接触开口，以^接触所述半导体源才及间 隔体和所述半导体区，所述导体层与所述半导体区形成肖特基接触。
39. 4艮据权利要求38所述的结构，其中，所述接触开口延伸到所 述半导体区内，以^吏所述肖特基4妻触在所述半导体源才及间隔体 之下形成。
40. 根据权利要求39所述的结构，进一步包括具有与每两个相邻型的第 一 区，所述导体层通过所述4妄触开口 4妾触所述第 一 区。
41. 根据权利要求38所述的结构，其中，所述半导体区包括硅、 碳化硅、氮化镓、以及砷化镓中的一种。
42. 根据权利要求38所述的结构，其中，所述半导体源极间隔体 包括多晶硅和多晶碳化硅中的一种。
43. 根据权利要求38所述的结构，其中，所述场效应晶体管是积体和基板之间延伸的外延层，其中，所述外延层、所述半导体 源极间隔体以及所述基板是相同传导型的，并且所述外延层具 有的掺杂浓度低于所述基板。
44. 根据权利要求38所述的结构，其中，每一栅极沟槽包括厚底电介质，其填充所述栅极沟槽的在所述栅极之下的 底部；斥册极电介质，为所述一册极沟槽的侧壁加衬，所述厚底电 介质厚于所迷栅极电介质；以及凹入式4册才及，在所述厚底电介质之上。
45. 根据权利要求38所述的结构，其中，每一栅极沟槽包括沿所述栅-极沟槽的在所述棚-极之下的底部的屏蔽电极， 所述屏蔽电々及通过屏蔽电介质层而与所述半导体区绝纟彖；以及在所述屏蔽电才及之上的凹入式棚-才及，所述凹入式棚-才及和 所述屏蔽电极之间具有电介质层。
46. 根据权利要求38所述的结构，其中，所述半导体源极间隔体 对于所述栅极沟槽是自对准的。
47. —种形成单片集成沟槽FET和肖特基二才及管的方法，所述方 法包括形成延伸到半导体区内的栅极沟槽，每一栅极沟槽内具 有才册才及，在所述一册才及的顶上具有电介质才才升+;-使所述半导体区凹入以暴露所述栅极顶上的所述电介质 材料的侧壁；沿所述电介质材料的所述暴露的侧壁形成半导体源极间 隔体，以使位于每两个相邻沟槽之间的每一对相邻的半导体源 极间隔体之间形成接触开口 ；以及形成顶侧导体层，以通过所述4妾触开口4妄触所迷半导体 区并且接触所述半导体源极间隔体，所迷顶侧导体层与所述半 导体区形成肖特基接触。
48. 根据权利要求47所述的方法，其中，所述形成所述半导体源 极间隔体的步骤包括在所述栅极沟槽和所述半导体区上形成多晶硅层；以及实施间隔体蚀刻以形成位于所述纟册极沟槽的每一侧的侧 面的多晶石圭间隔体。
49. 根据权利要求48所述的方法，其中，所述间隔体蚀刻还在每 一对相邻的多晶硅间隔体之间的所述半导体区中形成凹入，以 使所述肖特基4妾触在所述多晶硅间隔体之下形成。
50. 根据权利要求47所述的方法，其中，所述半导体区包括硅、 碳化硅、氮化硅、以及砷化镓中的一种。
51. 根据权利要求47所述的方法，其中，所述半导体源极间隔体 包括多晶硅和多晶碳化硅中的 一种。
52. 根据权利要求47所述的方法，其中，所述半导体区在基板上 外延地形成，所述基板和所述半导体层是相同传导型的。
53. 根据权利要求47所述的方法，其中，在形成所述单片集成沟 槽FET和肖特基二极管的过程中没有使用掺杂剂的注入。
54. 根据权利要求47所述的方法，其中，所述半导体源极间隔体 对于所述4册极沟槽是自对准的。
55. 根据权利要求47所述的方法，进一步包括在形成所述栅极之前，沿每一栅极沟槽的底部形成厚底 电介质；以及在形成所述栅极之前，形成为每一栅极沟槽的所述侧壁 力口衬的栅极电介质，其中，所述厚底电介质厚于所述栅极电介质。
56. 根据权利要求47所述的方法，进一步包括在形成所述栅极之前，沿每一栅极沟槽的底部形成屏蔽 电才及；以及 在形成所述棚-极之前，在每一屏蔽电极之上形成电介质层。
57. —种结构，包括单片集成沟槽FET和肖特基二极管，所述结 构进一步包括延伸到第 一传导型的半导体区中的4册极沟槽；所述第 一 传导型的源极区，位于所述栅极沟槽的每 一 侧 的侗J面；沿每一栅极沟槽的底部的屏蔽电极，所述屏蔽电极通过 屏蔽电介质层与所述半导体区绝缘；在每一沟槽中的所述屏蔽电极之上的栅极，所述栅极和 所述屏蔽电极之间具有电介质层；在所述4册才及上的电介质层；以及导体层，所述导体层4妄触所述源才及区和所述半导体区， 以使所述导体层与所述半导体区形成肖特基接触。
58. 根据权利要求57所述的结构，其中，所述半导体区和所述源 极区包括硅、碳化硅、氮化镓、以及砷化镓中的一种。
59. 根据权利要求57所述的结构，其中，接触开口延伸到每两个 相邻源才及区之间的所述半导体区中，所述导体层通过所述4妻触 开口 ^妻触所述半导体区。
60. 根据权利要求57所述的结构，其中，所述半导体区是在所述 源极区与所述第 一传导型的基板之间延伸的外延层，所述外延 层具有的4参杂浓度低于所述基4反和所述源才及区。
61. —种形成场岁文应晶体管的方法，包4舌在硅区上形成上电介质层、中电介质层和下电介质层的质层和下电介质层；在所述电介质堆叠中形成多个开口 ，以〗更通过每一开口 暴露所述;圭区的表面区域；4吏通过每一开口暴露的所述石圭区的所述表面区域凹入至 所述石圭区中的预定深度，,人而形成多个4册才及沟槽；在每一4册才及沟冲曹中形成凹入式4册才及；在每一凹入式4册极的顶上形成电介质材并+;以及同时蚀刻所述电介质堆叠的所述上电介质层和在每一凹 入式栅极顶上的所述电介质材料，以使在每一 凹入式栅极顶上 的所述电介质材料的剩余部分的顶面与所述电介质堆叠的所 述中电介质层的顶面共面。
62. 根据权利要求61所述的方法，进一步包括去除所述中电介质层，从而暴露每一凹入式栅极顶上的 所述电介质材^f的所述剩余部分的侧壁；以及沿每一 凹入式栅极顶上的所述电介质材料的所述剩余部 分的每一暴露的侧壁形成电介质间隔体，以使开口在位于每两间隔体之间^^成。
63.才艮据权利要求61所述的方法，其中，所述硅区包括第一传导 型的本体区，所述方法进一步包4舌去除所述中电介质层，从而暴露每一凹入式栅极顶上的 所述电介质材料的所述剩余部分的侧壁； 向所述本体区内注入^参杂剂，/人而形成在每两个详目4卩沟槽之间的所述本体区中延伸的第二传导型的第 一 区；以及沿每 一 凹入式栅才及顶上的所述电介质材料的所述剩余部 分的每一暴露的侧壁形成电介质间隔体，以使开口形成在位于电介质间隔体在相应第一区的一部分的正上方延伸。
64. 根据权利要求63所述的方法，进一步包括4吏通过在两个相邻电介质间隔体之间形成的所述开口所 暴露的所述第一区的表面区i或凹入，以1吏在每两个相邻4册才及沟 槽之间延伸的所述第 一 区的仅在相应电介质间隔体正下方延 伸的部分保留下来，每 一 第 一 区的所述保留部分形成源极区。
65. 根据权利要求64所述的方法，其中，所述使通过在两个相邻 电介质间隔体之间形成的所述开口所暴露的所述硅区的表面体区的表面，所述方法进一步包4舌用所述第一传导型的石圭材冲+填充所述凹入，所述凹入由 所述使通过两个相邻电介质间隔体之间形成的所述开口所暴 露的所迷石圭区的表面区域凹入的步各聚形成，所述第 一传导型的 所述硅材料形成具有高于所述本体区的4参杂浓度的重本体区； 以及形成顶侧导体层，以-接触所述源4及区和所述重本体区。
66. 根据权利要求64所述的方法，其中，所述源极区对于所述多 个4册纟及沟槽是自对准的。
67. 才艮据片又利要求63所述的方法，进一步包4舌通过在两个相邻电介质间隔体之间形成的所述开口向所 述第 一 区注入4参杂剂，以形成延伸完全穿过所述第 一 区并终止 于所述本体区的所述第二传导型的重本体区，使得在每两个相 邻4册才及沟槽之间延伸的所述第 一 区的 <义在相应电介质间隔体 正下方延伸的部分保留下来，每一第一区的所述保留部分形成 源极区。
68. 根据权利要求63所述的方法，其中，所述本体区形成于在基 板上延伸的外延层中，所述外延层和所述基^反是第二传导型 的。
69. 才艮据权利要求61所述的方法，其中，所迷中电介质层厚于所 述上电介质层和下电介质层。
70. 根据权利要求61所述的方法，其中，所述顶电介质层和底电 介质层中的每一个包含氧化物，而所述中电介质层包含氮化物。
71. 根据权利要求61所述的方法，其中，在同时发生的蚀刻步骤 中，所述中电介质层^皮用作蚀刻纟冬止。
72. 4艮才居斗又利要求61所述的方法，进一步包4舌在形成所述凹入式棚4及之前，沿每 一棚-才及沟槽的底部形 成厚底电介质；以及在形成所述凹入式栅极之前，形成为每一栅极沟槽的所 述侧壁加衬的栅极电介质，其中，所述厚底电介质厚于所述栅 极电介质。
73. 才艮据斥又利要求61所述的方法，进一步包4舌在形成所述凹入式棚-极之前，沿每一栅4及沟槽的底部形 成屏蔽电4及；以及在形成所述凹入式一册才及之前，在每一屏蔽电才及上形成电介质层。
74. —种形成场步丈应晶体管的方法，所述场,文应晶体管包4舌有源区 和围绕所述有源区的终止区，所述方法包括形成延伸到第一传导型的硅区内的栅才及沟槽；在所述硅区中形成第二传导型的阱区；在每一一册才及沟槽中形成凹入式4册才及；在每一纟册极上形成电介质帽；4吏所述阱区的所有暴露的表面凹入，以在每两个相邻沟 槽之间的所述阱区内形成凹入，以、吏所述凹入具有倾斜壁以及 位于所述电介质帽的顶面与所迷凹入式4册才及的顶面之间的底 部；以及在无需对所述有源区的任何部分进行掩才莫的情况下，实 施零度趙式注入，以在每两个相邻沟槽之间的所述阱区内形成 第二传导型的重本体区，乂人而所述重本体区对于所述栅才及沟槽 是自对准的。
75. 根据4又利要求74所述的方法，进一步包4舌实施进入每一凹入 的所述倾^f"壁的^又流倾i纤注入，/人而形成邻近所述电介质帽的 所述第 一传导型的源一及区，所述凹入的所述倾4斗壁形成每一源 极区的外壁，所述源才及区对于所述沟槽是自对准的。
76. 根据权利要求75所述的方法，进一步包括形成源极导体，所 述源一及导体4姿触每一源4及区的所述外壁并且沿所述凹入的所 述底部4妄触所述重本体区。
77. 才艮据一又利要求74所述的方法，进一步包才舌在所述终止区内形成宽沟槽；以及 用LOCOS填充所述宽沟槽。
78. 根据权利要求74所述的方法，进一步包括在所述栅极沟槽中 形成所述凹入式4册才及的同时在所述终止区中形成表面4册才及。
79. 根据权利要求78所述的方法，进一步包括在所述表面4册4及上形成开口；以及 形成通过所述开口接触所述表面栅极的栅极导体。
80. 根据权利要求74所述的方法，进一步包括在形成所述栅才及沟槽的同时在所述终止区中形成终止沟槽；在所述栅才及沟槽内形成所述凹入式4册才及的同时在所述终 止沟沖曹内形成凹入式4册才及；及形成4册4及导体，所述4册4及导体通过所述开口4妻触所述终 止沟槽内的所述凹入式才册才及。
81. 根据权利要求78所述的方法，进一步包括在所述表面栅极上形成开口；以及 在^f吏所述阱区的所有暴露表面凹入的同时，通过所述开 口 ^f吏所述表面棚4及凹入，,人而通过所述开口暴露所述表面4册才及的4则壁；以及用栅极导体填充所述开口，所述栅极导体沿所述表面栅 才及的所述暴露的侧壁4妾触所述表面4册才及。
82. 才艮据4又利要求74所述的方法，进一步包括在形成所述栅极沟槽的同时，在所述终止区内形成宽沟 槽；以及用LOCOS填充所述宽沟槽和每一栅极沟槽的底部。
83. 根据权利要求82所述的方法，进一步包括在所述栅极沟槽中 形成所述凹入式栅4及的同时，形成纟冬止4册才及，所述纟冬止栅-才及部 分地在所述宽沟槽内延伸并且部分地在邻近所述宽沟槽的台 面区上延伸。
84. 根据权利要求83所述的方法，进一步包括在所述宽沟槽中的所述终止栅极的上方形成接触开口 ；以及在使所述阱区的所有暴露的表面凹入的同时，通过所述 开口 ^吏所述终止4册4及凹入，/人而通过所述开口暴露所述终止才册 才及的侧壁；以及用栅极导体填充所述开口，所述栅极导体接触所述终止 冲册才及的所述暴露的侧壁。
85. 才艮据权利要求74所述的方法，进一步包括在形成所述凹入式4册4及之前，沿每一4册纟及沟槽的底部形 成厚底电介质；以及 在形成所述凹入式栅极之前，形成为每一栅极沟槽的所 述侧壁加衬的栅极电介质，其中，所述厚底电介质厚于所述栅 极电介质。
86. 根据权利要求74所述的方法，进一步包括在形成所述凹入式棚4及之前，沿每 一 一册极沟槽的底部形 成屏蔽电极；在形成所述凹入式栅-4及之前，在每一屏蔽电才及上形成电介质层。
87. —种形成集成在芯片中的场效应晶体管和肖特基二极管的方 法，所述场效应晶体管和肖特基二极管包括有源区和围绕所述 有源区的纟冬止区，所述方法包4舌在硅区的待形成所述场效应晶体管的第 一部分中而不是 在所述硅区的待形成所述肖特基二极管的第二区域中形成阱 区，所述硅区和阱区是相反传导型的；形成延伸到所述硅区内的栅极沟槽；在每一4册极沟槽内形成凹入式4册才及；在每一栅极上形成电介质帽；使所述阱区的所有暴露的表面凹入以在每两个相邻沟槽 之间的所述阱区中形成凹入，以一使所述凹入具有倾存+壁以及位 于所述电介质帽的顶面和所述凹入式 一册才及的顶面之间的底部； 以及在无需对所述有源区的任何部分进行掩模的情况下，实 施零度毯式注入，以在每两个相邻沟槽之间的所述阱区中形成 第二传导型的重本体区，从而所述重本体区对于所述栅极沟槽是自对准的。
88. 根据权利要求87所述的方法，进一步包括实施进入每一凹入 的所述倾冻牛壁的双流倾杀牛注入，,人而形成邻近所述电介质帽的 所述第 一传导型的源才及区，所述凹入的所述倾斜壁形成每一源 才及区的外壁，所述源极区对于所述沟槽是自对准的。
89. 根据权利要求88所述的方法，进一步包括形成源极导体，所 述源极导体接触每一源极区的所述外壁并且沿所述凹入的所 述底部4妻触所述重本体区，所述源才及导体也4妾触所述》圭区的所 述第二部分的顶面，从而在它们之间形成肖特基接触。
90. 才艮据一又利要求87所述的方法，进一步包4舌在所述纟冬止区中形成宽沟冲曹；以及 用LOCOS ^真充所述宽沟槽。
91. 根据权利要求87所述的方法，进一步包括在所述栅极沟槽中 形成所述凹入式4册才及的同时，在所述终止区中形成表面栅才及。
92. 根据权利要求91所述的方法，进一步包括在所述表面棚-才及上形成开口 ；以及 形成通过所述开口接触所述表面棚-极的4册极导体。
93. 才艮据4又利要求87所述的方法，进一步包4舌在形成所述4册才及沟槽的同时，在所述乡冬止区内形成全冬止 沟槽；在所述4册才及沟槽中形成所述凹入式柳H及的同时，在所述 终止沟才曹中形成凹入式片册才及；在所述终止沟槽中的所述凹入式4册才及上形成开口 ；以及形成栅一及导体，所述纟册极导体通过所述开口接触所述终 止沟槽中的所述凹入式4册才及。
94. 根据权利要求91所述的方法，进一步包括在所述表面棚-才及上形成开口 ；以及在使所述阱区的所有暴露的表面凹入的同时，通过所述 开口 ^吏所述表面栅-才及凹入，/人而通过所述开口暴露所述表面斥册 才及的侧壁；以及用才册才及导体;真充所述开口 ，所述一册才及导体沿所述表面斥册 极的所述暴露侧壁接触所述表面栅极。
95. 根据权利要求87所述的方法，进一步包括在形成所述4册才及沟才曹的同时，在所述妾冬止区内形成宽沟 槽；以及用LOCOS填充所述宽沟槽和每一栅极沟槽的底部。
96. 根据权利要求95所述的方法，进一步包括在所述栅极沟槽中 形成所述凹入式斥册才及的同时形成终止一册才及，所述终止棚-4及部分 地在所述宽沟槽内延伸并且部分地在相邻所述宽沟槽的台面 区上延伸。
97. 根据权利要求96所述的方法，进一步包括在所述宽沟槽中的所述终止栅极上形成接触开口 ；和在4吏所述阱区的所有暴露的表面凹入的同时，通过所述 开口 ^f吏所述终止4册才及凹入，/人而通过所述开口暴露所述纟冬止才册 才及的侧壁；以及用栅极导体填充所述开口，所述栅极导体接触所述终止 栅极的所述暴露侧壁。
98. 才艮据一又利要求87所述的方法，其中，所述石圭区的所述第二部 分在所述凹入步骤过程中^皮阻断，使得在所述硅区的所述第二 部分中不形成凹入。
99. 才艮据权利要求87所述的方法，进一步包括在形成所述凹入式4册一及之前，沿每一4册纟及沟槽的底部形 成厚底电介质；以及在形成所述凹入式栅极之前，形成为每一斥册极沟槽的所 述侧壁加衬的栅极电介质，其中，所述厚底电介质厚于所述栅 极电介质。
100. 根据权利要求87所述的方法，进一步包括在形成所述凹入式4册纟及之前，沿每 一 棚-才及沟冲曹的底部形 成屏蔽电才及；以及在形成所述凹入式4册才及之前，在每一屏蔽电才及上形成电 介质层。
101. —种形成场效应晶体管的方法，所述场效应晶体管具有有源区 和围绕所述有源区的纟冬止区，所述方法包4舌在第一石圭区中形成阱区，所述阱区和所述第一石圭区是相 反传导型的；形成栅极沟槽，所述栅极沟槽延伸穿过所述阱区并终止 于所述第一^^区内；在每一冲册才及沟槽中形成凹入式棚-才及； 在每一 凹入式一册才及上形成电介质帽；使相邻沟槽之间的所述阱区凹入，以暴露每一 电介质帽 的上侧壁；实施趁式源才及注入，以在每两个相邻沟槽之间的所述凹 入阱区的上部中形成第二硅区，所述第二硅区与第一硅区是相同传导型的；沿所述电介质帽的每 一 暴露的上侧壁形成电力、质间隔 体，位于每两个相邻4册才及沟槽之间的每两个相邻电介质间隔体 在所述第二石圭区上形成开口；以及通过在每两个相邻电介质间隔体之间的所述开口使所述 第二硅区凹入，以使1义所述第二硅区的在所述电介质间隔体正 下方的部分^f呆留下来，所述第二^圭区的所述保留部分形成源极区。
102. 根据权利要求101所述的方法，进一步包括在形成顶侧导体层 之前去除所述电介质间隔体，以〗吏所述顶侧导体层4妻触每一源 才及区的顶面。
103. 才艮据权利要求101所述的方法，进一步包括在形成所迷凹入式4册纟及之前，沿每一4册一及沟槽的底部形 成厚底电介质；以及在形成所述凹入式栅极之前，形成为每一栅极沟槽的所 述侧壁加衬的栅极电介质，其中，所述厚底电介质厚于所述栅 极电介质。
104. 根据权利要求101所述的方法，进一步包括在形成所述凹入式一册纟及之前，沿每一棚-一及沟槽的底部形 成屏蔽电4及；以及在形成所述凹入式一册才及之前，在每一屏蔽电才及上形成电介质层。
105. 才艮据片又利要求101所述的方法，进一步包括在所述乡冬止区中形成宽沟槽；以及 用LOCOS填充所述宽沟槽。
106. 根据权利要求101所述的方法，进一步包括在所述栅极沟槽中 形成所述凹入式4册才及的同时，在所述终止区内形成表面4册才及。
107. 根据权利要求106所述的方法，进一步包括在所述表面4册才及上形成开口 ；以及形成通过所述开口接触所述表面栅极的栅极导体。
108. 根据权利要求101所述的方法，进一步包括在形成所述栅极沟槽的同时，在所述终止区内形成终止 沟槽；在所述桐W及沟槽内形成所述凹入式冲册才及的同时，在所述 终止沟槽中形成凹入式4册才及；形成一册一及导体，所述4册4及导体通过所述开口4妻触所述终 止沟槽中的所述凹入式4册极。
全文摘要
一种单片集成场效应晶体管和肖特基二极管，包括延伸到半导体区内的栅极沟槽。具有基本三角形的源极区位于栅极沟槽的每一侧的侧面。接触开口延伸到相邻栅极沟槽之间的半导体区中。导体层填充接触开口以(a)沿每一源极区的倾斜侧壁的至少一部分电接触源极区，以及(b)沿接触开口的底部电接触半导体区，其中，导体层与半导体区形成肖特基接触。
文档编号H01L29/812GK101185169SQ200680018774
公开日2008年5月21日 申请日期2006年4月4日 优先权日2005年4月6日
发明者丹尼尔·卡拉菲特, 保尔·托鲁普, 克里斯多佛·博古斯洛·科库, 克里斯托弗·劳伦斯·雷克塞尔, 史蒂文·P·萨普, 哈姆扎·耶尔马兹, 帝恩·E·普罗布斯特, 罗伯特·赫里克, 贝姬·洛斯伊 申请人:飞兆半导体公司