薄膜晶体管阵列基板及其制造方法

专利名称：薄膜晶体管阵列基板及其制造方法
技术领域：
本发明涉及一种薄膜晶体管阵列基板及其制造方法，且特别涉及可以改
善阻容延迟(RCdelay)现象的一种薄膜晶体管阵列基板及其制造方法。
背景技术：
随着显示科技的日益进步，人们借着显示器的辅助可使生活更加便利， 为求显示器轻、薄的特性，促使平面显示器(flat panel display, FPD)成为 目前的主流。在诸多平面显示器中，液晶显示器(liquid crystal display, LCD) 具有高空间利用效率、低消耗功率、无辐射以及低电磁干扰等优越特性，因 此，液晶显示器深受消费者欢迎。
液晶显示器主要是由有源阵列基板、彩色滤光基板与位于两基板之间的 液晶层所构成。有源阵列基板上具有像素结构、与像素结构电性连接的多条 数据线(dataline)与多条扫描线(scanline)、共通线(common line)等。由于数据 线、扫描线、共通线等的材料大多为金属，且每一层金属之间皆以绝缘层来 隔离，因此往往会产生寄生电容(parasitic capacitance)而引起阻容延迟的现 象。
此外，对于一般的有源阵列来说，位于不同区域的栅绝缘层皆具有相同 的介电常数。为了避免薄膜晶体管的元件特性不稳定，薄膜晶体管中的栅绝 缘层必须具有较高的介电常数。然而，在存储电容中，若采用具有较高介电 常数的材料来作为栅绝缘层，则可以获得较高的存储电容值。因此，在不同 区域皆具有相同介电常数的栅绝缘层并不能完全满足设计上的需求。

发明内容
本发明提供一种薄膜晶体管阵列基板，其可以改善阻容延迟的现象。 本发明另提供一种薄膜晶体管阵列基板的制造方法，其可以达到降低成 本的目的。本发明又提供一种薄膜晶体管阵列基板的制造方法，其可以减少光掩模 的使用数目。
本发明提出一种薄膜晶体管阵列基板，其包括基板、第一图案化导电层、 图案化栅绝缘层、多个介电图案、多个半导体图案、第二图案化导电层、保 护层与多个像素电极。第一图案化导电层配置于基板上。第一图案化导电层 包括多条扫描线以及与扫描线连接的多个栅极。图案化栅绝缘层配置于基板 上以覆盖住第一图案化导电层，其中图案化栅绝缘层具有多个开孔。介电图 案位于开孔内，其中介电图案的介电常数小于图案化栅绝缘层的介电常数。 半导体图案配置于图案化栅绝缘层上，其中半导体图案包括多个彼此分离的 通道层。第二图案化导电层配置于半导体图案、图案化栅绝缘层以及介电图 案上，其中第二图案化导电层包括多条数据线、与数据线连接的多个源极以 及多个漏极。保护层配置于半导体图案、图案化栅绝缘层以及介电图案上， 以覆盖住第二图案化导电层。像素电极配置于保护层上，其中各个像素电极 分别与其中一个漏极电性连接。
依照本发明实施例所述的薄膜晶体管阵列基板，上述的介电图案的位置 例如对应于扫描线与数据线交错处。
依照本发明实施例所述的薄膜晶体管阵列基板，上述的图案化栅绝缘层
的介电常数例如介于5至9之间，而介电图案的介电常数例如介于2至4之 间。
依照本发明实施例所述的薄膜晶体管阵列基板，上述的介电图案例如位 于扫描线上。
依照本发明实施例所述的薄膜晶体管阵列基板，上述的第一图案化导电 层更包括共通线，且介电图案覆盖部分共通线，且介电图案位于部分共通线 与部分数据线之间。
依照本发明实施例所述的薄膜晶体管阵列基板，上述的介电图案的材料 例如为聚甲基丙烯酸酯(polymethylmethacrylate， PMMA)、氢化倍半硅氧烷 (hydrogen silsesquioxane， HSQ)、有机倍半硅氧烷(organic Silsesquioxane， OSQ)、聚酰亚胺(polyimide， PI)、聚2,6-萘二甲酸乙二酯(poly(ethylene 2,6-napthalate， PEN)、聚乙烯对苯二甲酸酯(polyethyleneterephthalate， PET)、 三芳基六氟锑酸硫錄盐(tri-phenylsulfonium hexafluoroantimonate salt， TSFA)、甲基磷酸二甲酯(dimethyl methylphosphonate， DMMP)或其组合。
本发明另提出一种薄膜晶体管阵列基板的制造方法。首先，于基板上形 成第一图案化导电层，其中第一图案化导电层包括多条扫描线、与扫描线连 接的多个栅极。然后，于基板上形成具有多个开孔的图案化栅绝缘层以覆盖 第一图案化导电层，并于开孔内形成多个介电图案，其中介电图案的介电常 数小于图案化栅绝缘层的介电常数。接着，于图案化栅绝缘层上形成多个半 导体图案。而后，于半导体图案、图案化栅绝缘层以及介电图案上形成第二 图案化导电层，其中第二图案化导电层包括多条数据线、与数据线连接的多 个源极以及多个漏极。接着，于半导体图案、图案化栅绝缘层以及介电图案 上形成保护层，以覆盖住第二图案化导电层。之后，于保护层上形成多个像 素电极，其中各个像素电极分别与其中一个漏极电性连接。
依照本发明实施例所述的薄膜晶体管阵列基板的制造方法，上述形成图 案化栅绝缘层、半导体图案以及介电图案的方法例如是先于基板上依序形成 绝缘材料层以及半导体材料层，以覆盖第一图案化导电层。然后，于半导体 材料层上形成第一图案化光致抗蚀剂层。接着，以第一图案化光致抗蚀剂层 为掩模，移除部分区域上的半导体材料层与绝缘材料层，以形成具有开孔的 图案化栅绝缘层。而后，于开孔内形成介电图案。接着，于未被移除的半导 体材料层上形成第二图案化光致抗蚀剂层。之后，以第二图案化光致抗蚀剂 层为掩模，移除部分区域上的半导体材料层，以形成半导体图案。
依照本发明实施例所述的薄膜晶体管阵列基板的制造方法，上述形成介 电图案的方法例如为喷墨印刷(ink jet printing)。
依照本发明实施例所述的薄膜晶体管阵列基板的制造方法，上述形成介 电图案的方法还可以于喷墨印刷之后进行固化(curing)工艺。
依照本发明实施例所述的薄膜晶体管阵列基板的制造方法，上述介电图 案是在半导体图案形成之前制作。
依照本发明实施例所述的薄膜晶体管阵列基板的制造方法，上述介电图 案是在半导体图案形成之后制作。
依照本发明实施例所述的薄膜晶体管阵列基板的制造方法，上述形成图 案化栅绝缘层、半导体图案以及介电图案的方法例如是先于基板上依序形成 绝缘材料层以及半导体材料层，以覆盖第一图案化导电层。然后，于半导体材料层上形成半调式(halftone)图案化光致抗蚀剂层，其中半调式图案化光致 抗蚀剂层具有第一部分以及第二部分，且第一部分的厚度大于第二部分的厚 度。接着，以半调式图案化光致抗蚀剂层为掩模，移除部分区域上的半导体 材料层与绝缘材料层，以形成具有开孔的图案化栅绝缘层。而后，于开孔内 形成介电图案。接着，减少半调式图案化光致抗蚀剂层的厚度，直至第二部 分被移除为止，以形成第二图案化光致抗蚀剂层。之后，以第二图案化光致 抗蚀剂层为掩模，移除部分区域上的半导体材料层，以形成半导体图案。
依照本发明实施例所述的薄膜晶体管阵列基板的制造方法，上述介电图 案是在第二图案化光致抗蚀剂层形成之前制作。
本发明又提出一种薄膜晶体管阵列基板的制造方法。首先，于基板上形 成第一图案化导电层，其中第一图案化导电层包括多条扫描线、多个与扫描 线连接的栅极。然后，于基板上依序形成绝缘材料层、半导体材料层以及欧 姆接触材料层，以覆盖第一图案化导电层。接着，于基板上形成第一半调式 图案化光致抗蚀剂层，其中第一半调式图案化光致抗蚀剂层具有第一部分以 及第二部分，且第一部分的厚度大于第二部分的厚度。而后，以第一半调式 图案化光致抗蚀剂层为掩模，移除部分区域上的欧姆接触材料层、半导体材 料层与绝缘材料层，以形成具有多个开孔的图案化欧姆接触材料层、图案化 半导体层与图案化栅绝缘层。接着，减少第一半调式图案化光致抗蚀剂层的 厚度，直至第二部分被移除为止，以形成第一图案化光致抗蚀剂层。随后， 于开孔内形成多个介电图案，其中介电图案的介电常数小于图案化栅绝缘层 的介电常数。然后，于第一图案化光致抗蚀剂层所暴露出的区域上形成第二 图案化导电层，其中第二图案化导电层包括多条数据线、多个与所述多条数 据线连接的源极以及多个漏极。接着，移除第一图案化光致抗蚀剂层。而后， 以第二图案化导电层为掩模，移除部分图案化欧姆接触材料层。接着，于图 案化半导体层以及第二图案化导电层上形成保护层。随后，于基板上形成第 二半调式图案化光致抗蚀剂层，其中第二半调式图案化光致抗蚀剂层具有第 三部分以及第四部分，且第三部分的厚度大于第四部分的厚度。然后，以第 二半调式图案化光致抗蚀剂层为掩模，移除部分区域上的保护层、图案化半 导体层与图案化栅绝缘层。接着，减少第二半调式图案化光致抗蚀剂层的厚 度，直至第四部分被移除为止，以形成第二图案化光致抗蚀剂层。而后，于第二图案化光致抗蚀剂层所暴露出的区域上形成多个像素电极，其中各个像 素电极分别与其中一个漏极电性连接。之后，移除第二图案化光致抗蚀剂层。
本发明再提出一种薄膜晶体管阵列基板的制造方法。首先，于基板上形 成第一图案化导电层，其中第一图案化导电层包括多条扫描线、多个与扫描 线连接的栅极、共通线。然后，于基板上依序形成绝缘材料层、半导体材料 层以及欧姆接触材料层，以覆盖第一图案化导电层。接着，于基板上形成第 一半调式图案化光致抗蚀剂层，其中第一半调式图案化光致抗蚀剂层具有第 一部分以及第二部分，且第一部分的厚度大于第二部分的厚度，且第一半调 式图案化光致抗蚀剂层暴露出共通线上方的部分区域。而后，以第一半调式 图案化光致抗蚀剂层为掩模，移除部分区域上的欧姆接触材料层、半导体材 料层与绝缘材料层，以形成具有多个第一开孔与一个第二开孔的图案化欧姆 接触材料层、图案化半导体层与图案化栅绝缘层，其中第二开孔暴露出部分 共通线。接着，减少第一半调式图案化光致抗蚀剂层的厚度，直至第二部分 被移除为止，以形成第一图案化光致抗蚀剂层。随后，于第一开孔内形成多 个介电图案，其中介电图案的介电常数小于图案化栅绝缘层的介电常数。然 后，于第一图案化光致抗蚀剂层所暴露出的区域上形成第二图案化导电层， 其中第二图案化导电层包括多条数据线、多个与所述多条数据线连接的源极 以及多个漏极。接着，移除第一图案化光致抗蚀剂层。而后，以第二图案化 导电层为掩模，移除部分图案化欧姆接触材料层。接着，于图案化半导体层 以及第二图案化导电层上形成保护层。随后，于基板上形成第二半调式图案 化光致抗蚀剂层，其中第二半调式图案化光致抗蚀剂层具有第三部分以及第 四部分，且第三部分的厚度大于第四部分的厚度。然后，以第二半调式图案 化光致抗蚀剂层为掩模，移除部分区域上的保护层、图案化半导体层与图案 化栅绝缘层。接着，减少第二半调式图案化光致抗蚀剂层的厚度，直至第四 部分被移除为止，以形成第二图案化光致抗蚀剂层。而后，于第二图案化光 致抗蚀剂层所暴露出的区域上形成多个像素电极，其中各个像素电极分别与 其中一个漏极电性连接。之后，移除第二图案化光致抗蚀剂层。
基于上述，本发明于部分共通线与部分数据线之间、扫描线与数据线交 错处或部分扫描线上配置具有低介电常数的介电图案，因此可以避免在上述 区域产生寄生电容而改善了阻容延迟的现象。此外，由于本发明改善了阻容延迟的现象，因此不需使用双侧驱动
(double-side driving)的电路设计，进而可以减少驱动元件的数目以达到降低 成本的目的。
另外，在本发明中，位于不同区域的栅绝缘层具有不同的介电常数，因 此可以同时兼顾薄膜晶体管元件特性的稳定性以及高存储电容值，以满足元 件设计上的需求。
再者，在本发明的薄膜晶体管阵列基板的制造过程中使用半调式图案化 光致抗蚀剂层，还可以达到减少光掩模数目的功效。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合 附图作详细说明如下。


图1A至图1E为依照本发明实施例所示出的薄膜晶体管阵列基板的俯视 示意图。
图2A至图2E分别为依照图1A至图lE中的I-r剖面所示出的薄膜晶体 管阵列基板的剖面示意图。
图3A至图3H为依照本发明另一实施例所示出的薄膜晶体管阵列基板 的制作流程剖面图。
图4A至图4H为依照本发明又一实施例所示出的薄膜晶体管阵列基板 的制作流程剖面图。
上述附图中的附图标记说明如下
100:基板
102、 122、 122a、 122b:图案化导电层 104:扫描线 106:栅极
108:共通线 110:遮蔽层
112、 U2a:图案化栅绝缘层
114、 U4a:图案化半导体层
115、 115b:图案化欧姆接触层115a、 115c:欧姆接触层 116、 132、 302:开孔 118:介电图案 120:半导体图案 121:欧姆接触层 124:数据线 126:源极 128:漏极
130、 130a、 130b:保护层 134、 210、 306:像素电极 136、 138:区域
200:绝缘材料层 202:半导体材料层 204:欧姆接触材料层
206、 208、 300、 304:半调式图案化光致抗蚀剂层 206a、 208a、 300a、 304a:图案化光致抗蚀剂层
具体实施例方式
图1A至图IE为依照本发明实施例所示出的薄膜晶体管阵列基板的俯视 示意图。图2A至图2E分别为依照图1A至图IE中的I-I'剖面所示出的薄膜 晶体管阵列基板的剖面示意图。首先，请同时参照图1A与图2A，于基板 100上形成图案化导电层102。基板100的材料例如为玻璃、塑胶或是其他 合适的材料。图案化导电层102的材料例如为金属。图案化导电层102包括 扫描线104、与扫描线104连接的栅极106。此外，图案化导电层102还包 括了共通线108。共通线108的一部分作为遮蔽层(shieldinglayer)110，举例 而言，遮蔽层IIO可与数据线124平行。
然后，请同时参照图IB与图2B，于基板100上形成绝缘材料层(未示 出)、半导体材料层(未示出)与欧姆接触材料层(未示出)，以覆盖图案化导电 层102。绝缘材料层的材料例如为氧化硅、氮化硅或是其他合适的介电材料， 其介电常数例如介于5至9之间。半导体材料层的材料例如为非晶硅。欧姆接触材料层的材料例如为n+掺杂非晶硅。接着，将绝缘材料层、半导体材料 层与欧姆接触材料层图案化而形成图案化栅绝缘层112、图案化半导体层114 与图案化欧姆接触层115，并同时形成暴露出遮蔽层110的开孔116。将绝 缘材料层、半导体材料层与欧姆接触材料层图案化的方法例如是先于欧姆接 触材料层上形成图案化光致抗蚀剂层。然后，以图案化光致抗蚀剂层为掩模， 移除部分区域上的欧姆接触材料层、半导体材料层与绝缘材料层。之后，移 除图案化光致抗蚀剂层。
接着，请同时参照图1C与图2C，于开孔116内形成介电图案118。介 电图案118的介电常数小于图案化栅绝缘层112的介电常数。介电图案118 的介电常数例如介于2至4之间。介电图案118的材料例如为聚甲基丙烯酸 酯、氢化倍半硅氧烷、有机倍半硅氧烷、聚酰亚胺、聚2,6-萘二甲酸乙二酯、 聚乙烯对苯二甲酸酯、三芳基六氟锑酸硫鑰盐、甲基磷酸二甲酯或其组合。 介电图案118的形成方法例如为喷墨印刷。此外，在进行喷墨印刷之后，还 可以进一步进行固化工艺。在进行固化工艺的过程中，有可能使介电图案118 的厚度减少。由于介电图案118是使用喷墨印刷的方式来制作，因此不需额 外增加工艺中所使用的光掩模的数目。
而后，请同时参照图1D与图2D，于位于栅极106上方的图案化栅绝缘 层112上形成半导体图案120，以及于半导体图案120上形成欧姆接触图案 (未示出)，其中半导体图案120作为通道层之用。半导体图案120与欧姆接 触图案的形成方法例如是先于图案化欧姆接触层115上形成图案化光致抗蚀 剂层。然后，以图案化光致抗蚀剂层为掩模，移除部分区域上的图案化欧姆 接触层115与图案化半导体层114。之后，移除图案化光致抗蚀剂层。
特别一提的是，在本实施例中，介电图案118是在半导体图案120与欧 姆接触图案形成之前制作。在另一实施例中，也可以是先形成半导体图案120 与欧姆接触图案，然后再制作介电图案118。
此外，在另一实施例中，上述形成图案化栅绝缘层112、介电图案118、 半导体图案120与欧姆接触图案的方法也可以是先于基板100上依序形成绝 缘材料层、半导体材料层与欧姆接触材料层，以覆盖图案化导电层102。然 后，于欧姆接触材料层上形成半调式图案化光致抗蚀剂层。半调式图案化光 致抗蚀剂层具有第一部分以及第二部分，且第一部分的厚度大于第二部分的厚度。接着，以半调式图案化光致抗蚀剂层为掩模，移除部分区域上的欧姆 接触材料层、半导体材料层与绝缘材料层，以形成图案化栅绝缘层112、图
案化半导体层114与图案化欧姆接触层115，并同时形成暴露出遮蔽层110 的开孔116。而后，于开孔116内形成介电图案118。接着，减少半调式图 案化光致抗蚀剂层的厚度，直至第二部分被移除为止，以形成第二图案化光 致抗蚀剂层。之后，以第二图案化光致抗蚀剂层为掩模，移除部分区域上的 图案化半导体层114与图案化欧姆接触层115。之后，移除第二图案化光致 抗蚀剂层。
请继续参照图1D与图2D，于欧姆接触图案、图案化栅绝缘层112与介 电图案118上形成图案化导电层122。图案化导电层122包括数据线124、 与数据线124连接的源极126以及漏极128。图案化导电层122的材料例如 为金属。图案化导电层122的形成方法例如是先于基底100上形成导电材料 层(未示出)。然后，进行光刻工艺与蚀刻工艺力此外，在形成图案化导电层 122的过程中也会同时移除部分的欧姆接触图案而形成欧姆接触层121。遮 蔽层110大体位于数据线124下方。
在本实施例中，介电图案118覆盖部分共通线108(即部分遮蔽层110)， 且介电图案118位于部分遮蔽层110与部分数据线124之间。由于介电图案 118的材料为低介电常数材料，因此可以避免产生寄生电容，进而改善阻容 延迟的现象，以及改善信号响应时间(signal response time)。
之后，请同时参照图1E与图2E，形成保护层130，以覆盖住图案化导 电层122、半导体图案120、图案化栅绝缘层112与介电图案118。保护层 130具有暴露出部分漏极128的开孔132。然后，于保护层130上形成像素 电极134。像素电极134通过开孔132而与漏极128电性连接。像素电极134 的材料例如为铟锡氧化物(indium tin oxide， ITO)或铟锌氧化物(indium zinc oxide ， IZO)。
在本实施例中，由于具有低介电常数的介电图案118配置于部分遮蔽层 110与部分数据线124之间，因此可以避免遮蔽层110与数据线124之间产 生寄生电容，因而改善了阻容延迟的现象。此外，具有低介电常数的介电图 案除了可以配置于部分遮蔽层110与部分数据线124之间，还可以配置于其 他容易产生寄生电容的区域。举例来说，在图1E的区域136中，可以将扫描线104与数据线124交错处的图案化栅绝缘层112替换为具有低介电常数 的介电图案(其形成方法如上述实施例所述)，以避免扫描线104与数据线124 之间产生寄生电容。另外，还可以在图1E的区域138中，将扫描线104上 的图案化栅绝缘层112替换为具有低介电常数的介电图案，以避免扫描线104 与共通线108之间产生寄生电容。
综上所述，本发明将部分遮蔽层IIO与部分数据线124之间、扫描线104 与数据线124交错处或部分扫描线104上的栅绝缘层替换为具有低介电常数 的介电图案，因此可以避免在上述区域产生寄生电容，以改善阻容延迟的问 题。
此外，由于本发明改善了阻容延迟的现象，因此不需使用双侧驱动 (double-side driving)的电路设计，进而可以减少驱动元件的数目以达到降低 成本的目的。
另外，本发明将具有不同的介电常数的绝缘材料配置于不同区域，因此 可以同时兼顾薄膜晶体管元件特性的稳定性以及存储电容中的高存储电容 值，以满足元件设计上的需求。
另外一提的是，在上述的制造过程中，还可以进一步利用形成半调式图 案化光致抗蚀剂层的方式来减少工艺中光掩模的使用数目，以达到降低成本 的目的。
以下将以二个实施例来做说明，其中相同的标号对应于图2A至图2E中 相同的元件。
图3A至图3H为依照本发明另一实施例所示出的薄膜晶体管阵列基板 的制作流程剖面图。在本实施例中，所形成的电容一般称为MIM电容。首 先，请参照图3A于基板100上形成图案化导电层102。
然后，请参照图3B，于基板100上依序形成绝缘材料层200、半导体材 料层202以及欧姆接触材料层204，以覆盖图案化导电层102。接着，于基 板100上形成半调式图案化光致抗蚀剂层206，其中半调式图案化光致抗蚀 剂层206具有第一部分以及第二部分，且第一部分的厚度大于第二部分的厚 度。
而后，请参照图3C，以半调式图案化光致抗蚀剂层206为掩模，移除 部分区域上的欧姆接触材料层204、半导体材料层202与绝缘材料层200，以形成具有开孔116的图案化欧姆接触层115、图案化半导体层114与图案 化栅绝缘层112。接着，减少半调式图案化光致抗蚀剂层206的厚度，直至 第二部分被移除为止，以形成图案化光致抗蚀剂层206a。随后，于开孔116 内形成介电图案118，其中介电图案118的介电常数小于图案化栅绝缘层112 的介电常数。
然后，请参照图3D，于基底IOO上沉积一层导电材料层(未示出)，然后 在将图案化光致抗蚀剂层206a剥离(lift-off)的过程中同时将位于图案化光致 抗蚀剂层206a上的导电材料层移除，以形成图案化导电层122a，其中图案 化导电层122a包括数据线124、与数据线连接的源极以及漏极。遮蔽层IIO 举例完全或是部分被数据线124遮蔽且位在数据线124下方。
而后，请参照图3E，以图案化导电层122a为掩模，移除部分图案化欧 姆接触层115，以形成欧姆接触层115a。接着，于图案化半导体层114以及 图案化导电层122a上形成保护层130a。
随后，请参照图3F，于基板100上形成半调式图案化光致抗蚀剂层208， 其中半调式图案化光致抗蚀剂层208具有第三部分以及第四部分，且第三部 分的厚度大于第四部分的厚度。
然后，请参照图3G，以半调式图案化光致抗蚀剂层208为掩模，移除 部分区域上的保护层130a、图案化半导体层114与图案化栅绝缘层112。接 着，减少半调式图案化光致抗蚀剂层208的厚度，直至第四部分被移除为止， 以形成图案化光致抗蚀剂层208a。
而后，请参照图3H，于基底100上沉积一层像素电极材料层(未示出)， 然后在将图案化光致抗蚀剂层208a剥离的过程中同时将位于图案化光致抗 蚀剂层208a上的像素电极材料层移除，以形成像素电极210，其中各个像素 电极210分别与其中一个漏极电性连接。
图4A至图4H为依照本发明又一实施例所示出的薄膜晶体管阵列基板 的制作流程剖面图。在本实施例中，所形成的电容一般称为Mil电容。首先， 请参照图4A于基板100上形成图案化导电层102。
然后，请参照图4B，于基板100上依序形成绝缘材料层200、半导体材 料层202以及欧姆接触材料层204，以覆盖图案化导电层102。接着，于基 板100上形成半调式图案化光致抗蚀剂层300，其中半调式图案化光致抗蚀剂层300具有第一部分以及第二部分，且第一部分的厚度大于第二部分的厚
度，且半调式图案化光致抗蚀剂层300暴露出共通线108上方的部分区域。
而后，请参照图4C，以半调式图案化光致抗蚀剂层300为掩模，移除 部分区域上的欧姆接触材料层204、半导体材料层202与绝缘材料层200， 以形成具有开孔116与开孔302的图案化欧姆接触层115b、图案化半导体层 114a与图案化栅绝缘层U2a，其中开孔302暴露出部分共通线108。接着， 减少半调式图案化光致抗蚀剂层300的厚度，直至第二部分被移除为止，以 形成图案化光致抗蚀剂层300a。随后，于开孔116内形成介电图案118，其 中介电图案118的介电常数小于图案化栅绝缘层112a的介电常数。
然后，请参照图4D，于基底IOO上沉积一层导电材料层(未示出)，然后 在将图案化光致抗蚀剂层300a剥离的过程中同时将位于图案化光致抗蚀剂 层300a上的导电材料层移除，以形成图案化导电层122b，其中图案化导电 层122b包括数据线、与数据线124连接的源极以及漏极，且部分图案化导 电层122b填入开孔302中。遮蔽层110举例完全或是部分被数据线124遮 蔽且位在数据线124下方。
而后，请参照图4E，以图案化导电层122b为掩模，移除部分图案化欧 姆接触层115b，以形成欧姆接触层115c。接着，于图案化半导体层114a以 及图案化导电层122b上形成保护层130b。
随后，请参照图4F，于基板100上形成半调式图案化光致抗蚀剂层304， 其中半调式图案化光致抗蚀剂层304具有第三部分以及第四部分，且第三部 分的厚度大于第四部分的厚度。
然后，请参照图4G，以半调式图案化光致抗蚀剂层304为掩模，移除 部分区域上的保护层130b、图案化半导体层114a与图案化栅绝缘层112a。 接着，减少半调式图案化光致抗蚀剂层304的厚度，直至第四部分被移除为 止，以形成图案化光致抗蚀剂层304a。
而后，请参照图4H，于基底IOO上沉积一层像素电极材料层(未示出)， 然后在将图案化光致抗蚀剂层304a剥离的过程中同时将位于图案化光致抗 蚀剂层304a上的像素电极材料层移除，以形成像素电极306，其中各个像素 电极306分别与其中一个漏极电性连接。
在上述两个实施例中，使用光掩模数少于五个，因此达到了降低生产成本的目的。
虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属 技术领域中普通技术人员，在不脱离本发明的精神和范围内，当可作些许的 更动与润饰，故本发明的保护范围当视所附的权利要求所界定的范围为准。
权利要求
1.一种薄膜晶体管阵列基板，包括一基板；一第一图案化导电层，配置于该基板上，该第一图案化导电层包括多条扫描线以及多个与所述多条扫描线连接的栅极；一图案化栅绝缘层，配置于该基板上以覆盖住该第一图案化导电层，其中该图案化栅绝缘层具有多个开孔；多个介电图案，位于所述多个开孔内，其中该介电图案的介电常数小于该图案化栅绝缘层的介电常数；多个半导体图案，配置于该图案化栅绝缘层上，其中所述多个半导体图案包括多个彼此分离的通道层；一第二图案化导电层，配置于该半导体图案、该图案化栅绝缘层以及该介电图案上，其中该第二图案化导电层包括多条数据线、多个与所述多条数据线连接的源极以及多个漏极；一保护层，配置于该半导体图案、该图案化栅绝缘层以及该介电图案上，以覆盖住该第二图案化导电层；以及多个像素电极，配置于该保护层上，其中各所述像素电极分别与其中一漏极电性连接。
2. 如权利要求1所述的薄膜晶体管阵列基板，其中所述多个介电图案的 位置对应于所述多条扫描线与所述多条数据线交错处。
3. 如权利要求1所述的薄膜晶体管阵列基板，其中该图案化栅绝缘层的 介电常数介于5至9之间，而所述多个介电图案的介电常数介于2至4之间。
4. 如权利要求1所述的薄膜晶体管阵列基板，其中所述多个介电图案位 于所述多条扫描线上。
5. 如权利要求1所述的薄膜晶体管阵列基板，其中该第一图案化导电层 更包括一共通线，且所述多个介电图案覆盖部分该共通线，且所述多个介电 图案位于部分所述共通线与部分所述数据线之间。
6. 如权利要求1所述的薄膜晶体管阵列基板，其中所述多个介电图案的 材料包括聚甲基丙烯酸酯、氢化倍半硅氧垸、有机倍半硅氧烷、聚酰亚胺、 聚2，6-萘二甲酸乙二酯、聚乙烯对苯二甲酸酯、三芳基六氟锑酸硫鎗盐、甲基磷酸二甲酯或其组合。
7. —种薄膜晶体管阵列基板的制造方法，包括于一基板上形成一第一图案化导电层，其中该第一图案化导电层包括多 条扫描线、多个与所述多条扫描线连接的栅极；于该基板上形成一具有多个开孔的图案化栅绝缘层以覆盖该第一图案 化导电层，并于所述多个开孔内形成多个介电图案，其中所述多个介电图案 的介电常数小于该图案化栅绝缘层的介电常数；于该图案化栅绝缘层上形成多个半导体图案；于该半导体图案、该图案化栅绝缘层以及所述多个介电图案上形成一第 二图案化导电层，其中该第二图案化导电层包括多条数据线、多个与所述多 条数据线连接的源极以及多个漏极；于该半导体图案、该图案化栅绝缘层以及所述多个介电图案上形成一保 护层，以覆盖住该第二图案化导电层；以及于该保护层上形成多个像素电极，其中各所述像素电极分别与其中一漏 极电性连接。
8. 如权利要求7所述的薄膜晶体管阵列基板的制造方法，其中形成该图 案化栅绝缘层、所述多个半导体图案以及所述多个介电图案的方法包括于该基板上依序形成一绝缘材料层以及一半导体材料层，以覆盖该第一 图案化导电层；于该半导体材料层上形成一第一图案化光致抗蚀剂层；以该第一图案化光致抗蚀剂层为掩模，移除部分区域上的该半导体材料 层与该绝缘材料层，以形成具有所述多个开孔的该图案化栅绝缘层；于所述多个开孔内形成所述多个介电图案；于未被移除的该半导体材料层上形成一第二图案化光致抗蚀剂层；以及 以该第二图案化光致抗蚀剂层为掩模，移除部分区域上的该半导体材料 层，以形成所述多个半导体图案。
9. 如权利要求8所述的薄膜晶体管阵列基板的制造方法，其中形成所述 多个介电图案的方法包括喷墨印刷，且其中形成所述多个介电图案的方法更 包括于该喷墨印刷之后进行一固化工艺。
10. 如权利要求8所述的薄膜晶体管阵列基板的制造方法，其中所述多个介电图案是在所述多个半导体图案形成之前制作。
11. 如权利要求8所述的薄膜晶体管阵列基板的制造方法，其中所述多 个介电图案是在所述多个半导体图案形成之后制作。
12. 如权利要求7所述的薄膜晶体管阵列基板的制造方法，其中形成该图案化栅绝缘层、所述多个半导体图案以及所述多个介电图案的方法包括于该基板上依序形成一绝缘材料层以及一半导体材料层，以覆盖该第一图案化导电层；于该半导体材料层上形成一半调式图案化光致抗蚀剂层，其中该半调式 图案化光致抗蚀剂层具有一第一部分以及一第二部分，且该第一部分的厚度 大于该第二部分的厚度；以该半调式图案化光致抗蚀剂层为掩模，移除部分区域上的该半导体材 料层与该绝缘材料层，以形成具有所述多个开孔的该图案化栅绝缘层；于所述多个开孔内形成所述多个介电图案；减少该半调式图案化光致抗蚀剂层的厚度，直至该第二部分被移除为 止，以形成一第二图案化光致抗蚀剂层；以及以该第二图案化光致抗蚀剂层为掩模，移除部分区域上的该半导体材料 层，以形成所述多个半导体图案。
13. 如权利要求12所述的薄膜晶体管阵列基板的制造方法，其中形成所 述多个介电图案的方法包括喷墨印刷，且其中形成所述多个介电图案的方法 更包括于该喷墨印刷之后进行一固化工艺。
14. 如权利要求7所述的薄膜晶体管阵列基板的制造方法，其中所述多 个介电图案是在所述多个半导体图案形成之前制作。
15. 如权利要求7所述的薄膜晶体管阵列基板的制造方法，其中所述多 个介电图案是在该第二图案化光致抗蚀剂层形成之前制作。
16. 如权利要求7所述的薄膜晶体管阵列基板的制造方法，其中所述多 个介电图案是在所述多个半导体图案形成之后制作。
17. —种薄膜晶体管阵列基板的制造方法，包括于一基板上形成一第一图案化导电层，其中该第一图案化导电层包括多 条扫描线、多个与所述多条扫描线连接的栅极；于该基板上依序形成一绝缘材料层、 一半导体材料层以及一欧姆接触材料层，以覆盖该第一图案化导电层；于该基板上形成一第一半调式图案化光致抗蚀剂层，其中该第一半调式 图案化光致抗蚀剂层具有一第一部分以及一第二部分，且该第一部分的厚度 大于该第二部分的厚度；以该第一半调式图案化光致抗蚀剂层为掩模，移除部分区域上的该欧姆 接触材料层、该半导体材料层与该绝缘材料层，以形成具有多个开孔的一图 案化欧姆接触材料层、 一图案化半导体层与一图案化栅绝缘层；减少该第一半调式图案化光致抗蚀剂层的厚度，直至该第二部分被移除 为止，以形成一第一图案化光致抗蚀剂层；于所述多个开孔内形成多个介电图案，其中所述多个介电图案的介电常 数小于该图案化栅绝缘层的介电常数；于该第一图案化光致抗蚀剂层所暴露出的区域上形成一第二图案化导 电层，其中该第二图案化导电层包括多条数据线、多个与所述多条数据线连 接的源极以及多个漏极；移除该第一图案化光致抗蚀剂层；以该第二图案化导电层为掩模，移除部分该图案化欧姆接触材料层；于该图案化半导体层以及该第二图案化导电层上形成一保护层；于该基板上形成一第二半调式图案化光致抗蚀剂层，其中该第二半调式 图案化光致抗蚀剂层具有一第三部分以及一第四部分，且该第三部分的厚度 大于该第四部分的厚度；以该第二半调式图案化光致抗蚀剂层为掩模，移除部分区域上的该保护 层、该图案化半导体层与该图案化栅绝缘层；减少该第二半调式图案化光致抗蚀剂层的厚度，直至该第四部分被移除 为止，以形成一第二图案化光致抗蚀剂层；于该第二图案化光致抗蚀剂层所暴露出的区域上形成多个像素电极，其 中各所述像素电极分别与其中一漏极电性连接；以及移除该第二图案化光致抗蚀剂层。
18.如权利要求17所述的薄膜晶体管阵列基板的制造方法，其中形成所 述多个介电图案的方法包括一喷墨印刷，且其中形成所述多个介电图案的方 法更包括于该喷墨印刷之后进行一固化工艺。
19. 一种薄膜晶体管阵列基板的制造方法，包括于一基板上形成一第一图案化导电层，其中该第一图案化导电层包括多 条扫描线、多个与所述多条扫描线连接的栅极以及一共通线；于该基板上依序形成一绝缘材料层、 一半导体材料层以及一欧姆接触材 料层，以覆盖该第一图案化导电层；于该基板上形成一第一半调式图案化光致抗蚀剂层，其中该第一半调式 图案化光致抗蚀剂层具有一第一部分以及一第二部分，且该第一部分的厚度 大于该第二部分的厚度，且该第一半调式图案化光致抗蚀剂层暴露出该共通 线上方的部分区域；以该第一半调式图案化光致抗蚀剂层为掩模，移除部分区域上的该欧姆 接触材料层、该半导体材料层与该绝缘材料层，以形成具有多个第一开孔与 一第二开孔的一图案化欧姆接触材料层、 一图案化半导体层与一图案化栅绝 缘层，其中该第二开孔暴露出部分该共通线；减少该第一半调式图案化光致抗蚀剂层的厚度，直至该第二部分被移除 为止，以形成一第一图案化光致抗蚀剂层；于所述多个第一开孔内形成多个介电图案，其中所述多个介电图案的介 电常数小于该图案化栅绝缘层的介电常数；于该第一图案化光致抗蚀剂层所暴露出的区域上形成一第二图案化导 电层，其中该第二图案化导电层包括多条数据线多个与所述多条数据线连 接的源极以及多个漏极；移除该第一图案化光致抗蚀剂层；以该第二图案化导电层为掩模，移除部分该图案化欧姆接触材料层； 于该图案化半导体层以及该第二图案化导电层上形成一保护层； 于该基板上形成一第二半调式图案化光致抗蚀剂层，其中该第二半调式图案化光致抗蚀剂层具有一第三部分以及一第四部分，且该第三部分的厚度大于该第四部分的厚度；以该第二半调式图案化光致抗蚀剂层为掩模，移除部分区域上的该保护层、该图案化半导体层与该图案化栅绝缘层；减少该第二半调式图案化光致抗蚀剂层的厚度，直至该第四部分被移除为止，以形成一第二图案化光致抗蚀剂层；于该第二图案化光致抗蚀剂层所暴露出的区域上形成多个像素电极，其中各所述像素电极分别与其中一漏极电性连接；以及 移除该第二图案化光致抗蚀剂层。
20. 如权利要求19所述的薄膜晶体管阵列基板的制造方法，其中形成所 述多个介电图案的方法包括一喷墨印刷，且其中形成所述多个介电图案的方 法更包括于该喷墨印刷之后进行一固化工艺。
21. 如权利要求19所述的薄膜晶体管阵列基板的制造方法，其中该共通 线具有至少一遮蔽层，其中该遮蔽层与该数据线平行，其中该遮蔽层完全被 该数据线遮蔽且位在该数据线下方。
全文摘要
一种薄膜晶体管阵列基板及其制造方法。此方法是先于基板上形成包括多条扫描线、与扫描线连接的多个栅极的第一图案化导电层。然后，于基板上形成具有多个开孔的图案化栅绝缘层以覆盖第一图案化导电层，并于开孔内形成多个介电图案。接着，于图案化栅绝缘层上形成多个半导体图案。而后，于半导体图案、图案化栅绝缘层以及介电图案上形成第二图案化导电层。接着，于半导体图案、图案化栅绝缘层以及介电图案上形成保护层。之后，于保护层上形成多个像素电极。本发明可以减少驱动元件的数目以达到降低成本的目的；同时兼顾薄膜晶体管元件特性的稳定性以及高存储电容值，以满足元件设计上的需求；还可以达到减少光掩模数目的功效。
文档编号H01L21/70GK101582431SQ20091015128
公开日2009年11月18日 申请日期2009年7月1日 优先权日2009年7月1日
发明者廖金阅, 曾贤楷, 詹立雄, 陈建宏 申请人:友达光电股份有限公司