专利名称：垂直式闪存结构及其制造方法
技术领域：
本发明涉及半导体器件及半导体制造技术领域，特别涉及一种垂直式闪存结构及 其制造方法。
背景技术：
随着半导体技术的发展，闪存(flash memory)作为一种非挥发性存储器得到了广 泛的应用。闪存在传统的MOS晶体管结构基础上增加了一个浮栅和一层隧穿氧化层，并利 用浮栅来存储电荷，实现了存储内容的非挥发性。专利号为ZL0315U84. 4的中国专利公开了一种垂直式闪存结构及其制造方法。 图1至图6给出了上述垂直式闪存结构制造方法的剖面结构示意图。如图1所示，提供半导体底材2，在所述半导体底材2上刻蚀形成凹陷区域4，之后 通过离子注入分别形成源极和漏极区域6。如图2所示，在所述半导体底材2上的凹陷区域4内填充绝缘材料8，所述绝缘材 料8完全覆盖所述凹陷区域4，之后使用化学机械抛光对所述半导体底材2的表面进行平整 化。如图3所示，对所述绝缘材料8进行刻蚀以暴露出部分凹陷区域4，并残留一部分 绝缘材料在所述半导体底材2上，所述残留的绝缘材料8的厚度约为0. 1微米。如图4所示，在所述凹陷区域4的壁面上形成氧化层10 ；之后再在所述氧化层10 的竖直表面上形成散射状的硅颗粒12作为浮栅(floating gate)；之后，沉积一层氧化硅 氮化硅(ON)或者是氧化硅氮化硅氧化硅(ONO)材料薄膜14于所述散射状硅颗粒12的竖 直表面上作为复合介质层；然后在所述薄膜14的竖直表面上形成非晶型硅层16作为控制 栅(control gate)；最后沉积一绝缘层18于所述凹陷区域4，并使用化学机械抛光进行平 整化。如图5所示，使用选择性刻蚀去除部分散射状硅颗粒12以及非晶型硅层16，定义 出合适的沟道长度(channel length)。如图6所示，在对所述散射状硅颗粒12以及非晶型硅层16进行刻蚀之后，在所述 刻蚀部分填充绝缘材料20，并使用化学机械抛光进行平整化。上述方案制造所得的垂直式闪存结构如图6所示，图6包括了两个垂直式闪存单 元，分别为闪存单元30和闪存单元40，其导电沟道22几乎与所述半导体底材2的水平表 面垂直，以图6中的闪存单元30为例，其导电沟道22由源极区域6的最右端延伸至漏极区 域6的最左端。但是，由于所述源/漏极区域6是通过在衬底2上刻蚀形成凹陷区域后通 过离子注入形成的，源极与漏极彼此之间并没有覆盖的区域，使得所述导电沟道22为端到 端的连接，所述导电沟道22与源/漏极区域6的接触面积都很小，使得有效沟道在水平方 向上的深度较浅，造成导通电阻增大，降低了器件的反应速率。
发明内容
本发明解决的问题是提供了一种垂直式闪存结构及其制造方法，降低了沟道导通 电阻，提高了器件性能。本发明提供了一种垂直式闪存的制造方法，包括如下步骤提供衬底，在所述衬底上形成源区；在所述源区水平表面上形成第一介质层，所述第一介质层覆盖所述源区；在所述第一介质层中形成开口，所述开口露出所述源区的一部分；在所述开口中形成硅材料层，作为有源区；去除所述第一介质层的一部分，暴露出所述有源区的竖直表面；在所述有源区的竖直表面上沿水平方向依次形成浮栅介质层、浮栅、控制栅介质 层和控制栅；在所述有源区的水平表面上形成漏区。可选的，有源区的形成方法为选择性外延生长(SEG)。
可选的，所述浮栅介质层的材料为氧化硅。可选的，所述控制栅介质层为氮化硅/氧化硅叠层结构或者氧化硅/氮化硅/氧化硅叠层结构。可选的，所述浮栅层和控制栅层的材料为多晶硅或掺杂的非晶硅。可选的，所述漏区的形成方法为选择性外延生长或者离子注入。可选的，刻蚀去除所述第一介质层的一部分后，剩余的第一介质层的厚度为50埃 至1000埃。可选的，在所述有源区的竖直表面上依次形成浮栅介质层、浮栅、控制栅介质层和 控制栅包括在所述有源区的竖直表面上沿水平方向依次形成浮栅介质层、浮栅层、控制栅 介质层、控制栅层和第二介质层；以垂直方向刻蚀去除部分浮栅层和控制栅层，形成浮栅和 控制栅，并在刻蚀形成的沟槽中填充第三介质层；沿水平方向对所述第二介质层、第三介质 层、浮栅介质层、控制栅介质层和有源区的表面进行平整化。为了解决上述问题，本发明还提供了一种垂直式闪存结构，包括衬底；源区，形成于所述衬底的水平表面上；有源区，形成于所述源区的水平表面上，覆盖部分源区；第一介质层，覆盖在所述有源区两侧的源区的表面上；浮栅介质层，形成于所述有源区的竖直表面上；浮栅，形成于所述浮栅介质层的竖直表面上；控制栅介质层，形成于所述浮栅的竖直表面上；控制栅，形成于所述控制栅介质层的竖直表面上；漏区，形成于所述有源区的水平表面上。可选的，所述有源区为掺杂的单晶硅或者非晶硅材料。可选的，所述源区和漏区的掺杂类型相同，并且与所述有源区的掺杂类型相反。可选的，所述浮栅介质层的材料为氧化硅。可选的，所述控制栅介质层为氮化硅/氧化硅叠层结构或者氧化硅/氮化硅/氧化硅叠层结构。可选的，所述浮栅和控制栅的材料为多晶硅或掺杂的非晶硅。与现有技术相比，上述公开的技术方案有如下优点上述公开的垂直式闪存结构及其制造方法中，首先形成源区，之后在源区的水平 表面上形成有源区和漏区，与现有技术端到端的导电沟道相比，本技术方案的导电沟道为 面到面的连接，降低了导电沟道的电阻，提高了器件性能。
图1至图6是现有技术垂直式闪存制造方法的剖面结构示意图；图7是本发明实施例的垂直式闪存结构制造方法的流程示意图；图8至图15是本发明实施例的垂直式闪存结构制造方法的剖面结构示意图。
具体实施例方式本发明提供了一种垂直式闪存结构及其制造方法，首先形成源区，之后在源区的水平 表面上形成有源区和漏区，增大了有效沟道的深度，降低了导电沟道的电阻，提高了器件性能。为使本发明的方法、特征和优点能够更加明显易懂，下面结合附图对本发明的具 体实施方式做详细的说明。图7给出了本发明实施例的垂直式闪存结构制造方法的流程示意图。如图7所示， 执行步骤Si，提供衬底，在所述衬底上形成源区；执行步骤S2，在所述源区水平表面上形成 第一介质层，所述第一介质层覆盖所述源区；执行步骤S3，在所述第一介质层中形成开口， 所述开口露出所述源区的一部分；执行步骤S4,在所述开口中形成硅材料层，作为有源区； 执行步骤S5，去除所述第一介质层的一部分，暴露出所述有源区的竖直表面；执行步骤S6， 在所述有源区的竖直表面上沿水平方向依次形成浮栅介质层、浮栅、控制栅介质层和控制 栅；执行步骤S7，在所述有源区的水平表面上形成漏区。图8至图15为本发明实施例的垂直式闪存结构制造方法的剖面结构示意图，下面 结合图7对本发明的实施例进行详细说明。如图7和图8所示，执行步骤Si，提供衬底100，在所述衬底100上形成源区101。所述衬底100的材质可以是单晶硅、非晶硅中的一种，所述衬底100的材质也可以 是硅锗化合物，所述衬底100还可以是绝缘体上硅(S0I，SiliCon On Insulator)结构或硅 上外延层结构。所述源区101的形成方法为离子注入，根据器件类型，如果是P型半导体器件，则 注入III族元素离子，如果是N型半导体器件，则注入V族元素离子，注入深度为几十至数 百埃。在所述源区101形成之后，还包括对所述衬底100进行热处理，对注入离子进行激活， 并使得注入离子发生部分扩散。如图7和图9所示，执行步骤S2，在所述源区101水平表面上形成第一介质层102， 所述第一介质层102覆盖所述源区101。然后执行步骤S3，在所述第一介质层102中形成 开口 103a，所述开口 103a露出所述源区101的一部分。所述第一介质层102的材料为绝缘材料，如氧化硅，氮化硅，碳化硅等，本实施例 中选用的材料为氧化硅，其形成方法为化学气相沉积(CVD)。
所述第一介质层102的沉积厚度至少要大于垂直式闪存结构的导电沟道的长度。所述开口 103a的形成方法为干法刻蚀或湿法刻蚀，本实施例中方法为干法刻蚀。如图7和图10所示，执行步骤S4，在所述开口 103a中形成硅材料层，作为有源区 103。所述有源区103填满整个开口 103a。所述有源区103的材料为掺杂的单晶硅或者非晶硅，其掺杂类型与所述源区101 的离子注入类型相反。所述有源区103的形成方法为选择性外延生长，主要反应物为硅烷(SiH4)和含有 所述掺杂元素的气体。如图7和图11所示，执行步骤S5，去除所述第一介质层102的一部分，暴露出所 述有源区103的竖直表面。在本实施例中，使用干法刻蚀去除所述第一介质层102的一部 分之后，残留的第一介质层10 的厚度为50埃至1000埃，本实施例中所述残留的第一介 质层10 的厚度为80埃。如前所述，第一介质层102的厚度要大于导电沟道的长度，实际 上，暴露出的所述有源区103的竖直表面区域在后续过程中作为垂直式闪存的导电沟道区 域，因此，去除的所述第一介质层102的厚度大致等于沟道长度，而考虑到需要残留的第一 介质层10 的厚度，所述第一介质层102在形成时的总厚度为沟道的目标长度加上50埃 至1000埃。如图7、图12、图13和图14所示，执行步骤S6，在所述有源区的竖直表面上依次形 成浮栅介质层、浮栅、控制栅介质层和控制栅。下面结合图12至图14进行详细说明。如图12所示，在所述有源区103的竖直表面上依次形成浮栅介质层104、浮栅层 105、控制栅介质层106、控制栅层107和第二介质层108。所述浮栅介质层104的材料为二氧化硅，其形成方法为热氧化法或者化学气相沉 积，本实施例中采用的方法为化学气相沉积。所述浮栅介质层104的厚度为80埃至120埃。所述浮栅层105的材料为多晶硅或掺杂的非晶硅，其形成方法为化学气相沉积。所述控制栅介质层层106为氮化硅/氧化硅的叠层结构或者氧化硅/氮化硅/氧 化硅的叠层结构，所述控制栅层106的形成方法为化学气相沉积。所述控制栅层107的材料为多晶硅或掺杂的非晶硅，其形成方法为化学气相沉 积。所述第二介质层108的材料为绝缘材料，如氧化硅，氮化硅，碳化硅等，本实施例 中优选的材料为氧化硅，其形成方法为化学气相沉积。在所述第二介质层108形成之后，对所述第二介质层108、控制栅层107、控制栅介 质层106、浮栅层105和浮栅介质层104的水平上表面进行平整化，使得上述膜层的水平上 表面与所述有源区103的水平上表面齐平。本实施例中平整化的方法为化学机械抛光。如图13所示，刻蚀去除所述浮栅层105和控制栅层107的一部分，形成浮栅10 和控制栅107a。在刻蚀后，所述浮栅10 和控制栅107a上方被刻蚀去除的部分形成了沟 槽。所述刻蚀方法为选择性刻蚀，仅刻蚀去除所述浮栅层105和控制栅层107的一部 分，主要目的是控制所述控制栅107a和浮栅10 的长度，从而调整导电沟道的长度，所述 导电沟道位于所述源区103内被所述浮栅10 和控制栅107a覆盖的部分，所述导电沟道 的长度与所述控制栅107a和浮栅10 的长度大致相等。
如图14所示，在刻蚀形成的所述沟槽中填充第三介质层10 和107b。所述第三介质层l(^b、107b的材料为绝缘材料，如氧化硅，氮化硅，碳化硅等，本 实施例中优选的材料为氧化硅，其形成方法为化学气相沉积。在所述第三介质层10 和107b形成之后，对所述第三介质层10 和107b、浮栅 介质层104、控制栅介质层106、第二介质层108以及有源区103的水平上表面进行平整化， 使上述膜层的水平上表面齐平。本实施例中，平整化方法优选为化学机械抛光。在所述平整 化过程后，在垂直方向上，所述有源区103的水平上表面高出所述控制栅107a和浮栅105a 的水平上表面大约几十埃至数百埃，也即图14中区域103a在垂直方向上的长度为几十至 数百埃，所述区域103a在后续过程中用于形成漏区。如图7和图15所示，执行步骤S7，在所述有源区103的水平表面上形成漏区109。 从而完成所述垂直式闪存结构的制造过程。所述漏区109的形成方法为离子注入或者选择性外延生长，所述离子注入的离子 类型或选择性外延生长的掺杂类型与所述源区101的掺杂类型相同。本实施例中选用的方 法为离子注入，其注入条件与所述源区101的注入条件一致。在所述漏区109形成之后，还 包括对所述衬底100进行热处理，激活注入的离子，并使其部分扩散进入有源区103内被所 述浮栅10 覆盖的区域。同时，在所述热处理过程中，以及在形成所述浮栅介质层104、浮 栅层105、控制栅介质层106、控制栅层107、第二介质层108以及第三介质层10 和107b 的过程中涉及到的热过程中，所述源区101中的掺杂离子都会向所述有源区103中扩散，并 有部分离子进入所述有源区103内被浮栅105a覆盖的区域内，形成延伸的源区101a，使得 有源区103内被浮栅10 覆盖区域内的导电沟道110在源区101和漏区109之间可以形 成电连接。需要说明的是，本实施例中在执行步骤S5的过程中，同时对有源区103两侧的第 一介质层102进行去除，露出有源区103两侧的垂直表面；在执行步骤S6的过程中，同时在 所述有源区103两侧的垂直表面上分别形成浮栅介质层、浮栅、控制栅介质层和控制栅。因 此，本实施例相当于同时形成了两个垂直式闪存单元，在本发明的其他实施例中，也可以仅 形成单个垂直式闪存单元，主要区别为在执行步骤S5时仅去除有源区103 —侧的第一介 质层102 ；在执行步骤S6时仅在该侧形成浮栅介质层、浮栅、控制栅介质层和控制栅。本实施例形成的垂直式闪存结构如图15所示，图15中包括了两个垂直式闪存结 构单元，对于单个单元来说，主要包括衬底100 ；源区101，形成于所述衬底100的水平表 面上；有源区103，形成于所述源区101的水平上，覆盖部分源区101 ；第一介质层102，覆 盖在所述有源区103两侧的源区101的表面上；浮栅介质层104，形成于所述有源区103的 竖直表面上；浮栅105a，形成于所述浮栅介质层104的竖直表面上；控制栅介质层106，形 成于所述浮栅10 的竖直表面上；控制栅107a，形成于所述控制栅介质层106的竖直表面 上；漏区109，形成于所述有源区103的水平表面上。如图15所示，在读取所述垂直式闪存结构时，所述有源区103靠近浮栅介质层104 的部分形成导电沟道110，使得所述漏区109通过延伸的源区IOla与所述源区101导通，由 于在形成过程中，首先形成源区101，之后在源区101上形成有源区103和漏区109，因此所 述漏区109覆盖于所述源区101之上，使得所述导电沟道110为面到面的连接，其与所述源 区101和漏区109的接触面积都较大，从而使导电沟道110在水平方向上的有效深度较深，降低了导通电阻，提高了器件性能。综上，本发明提供了一种垂直式闪存结构及其制造方法。与现有技术相比，本发明 降低了导电沟道的电阻，提高了器件性能。虽然本发明已以较佳实施例披露如上，但本发明并非限定于此。任何本领域技术 人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应 当以权利要求所限定的范围为准。
权利要求
1.一种垂直式闪存的制造方法，其特征在于，包括 提供衬底，在所述衬底上形成源区；在所述源区水平表面上形成第一介质层，所述第一介质层覆盖所述源区； 在所述第一介质层中形成开口，所述开口露出所述源区的一部分； 在所述开口中形成硅材料层，作为有源区； 去除所述第一介质层的一部分，暴露出所述有源区的竖直表面； 在所述有源区的竖直表面上沿水平方向依次形成浮栅介质层、浮栅、控制栅介质层和 控制栅；在所述有源区的水平表面上形成漏区。
2.根据权利要求1所述的垂直式闪存的制造方法，其特征在于，所述有源区的形成方 法为选择性外延生长。
3.根据权利要求1所述的垂直式闪存的制造方法，其特征在于，所述浮栅介质层的材 料为氧化硅。
4.根据权利要求1所述的垂直式闪存的制造方法，其特征在于，所述控制栅介质层为 氮化硅/氧化硅叠层结构或者氧化硅/氮化硅/氧化硅叠层结构。
5.根据权利要求1所述的垂直式闪存的制造方法，其特征在于，所述浮栅和控制栅的 材料为多晶硅或掺杂的非晶硅。
6.根据权利要求1所述的垂直式闪存的制造方法，其特征在于，所述漏区的形成方法 为选择性外延生长或者离子注入。
7.根据权利要求1所述的垂直式闪存的制造方法，其特征在于，去除所述第一介质层 的一部分后，剩余的第一介质层的厚度为50埃至1000埃。
8.根据权利要求1所述的垂直式闪存的制造方法，其特征在于，在所述有源区的竖直 表面上依次形成浮栅介质层、浮栅、控制栅介质层和控制栅包括在所述有源区的竖直表面 上沿水平方向依次形成浮栅介质层、浮栅层、控制栅介质层、控制栅层和第二介质层；以垂 直方向刻蚀去除部分浮栅层和控制栅层，形成浮栅和控制栅，并在刻蚀形成的沟槽中填充 第三介质层；沿水平方向对所述第二介质层、第三介质层、浮栅介质层、控制栅介质层和有 源区的表面进行平整化。
9.一种垂直式闪存结构，其特征在于，包括 衬底；源区，形成于所述衬底的水平表面上； 有源区，形成于所述源区的水平表面上，覆盖部分源区； 第一介质层，覆盖在所述有源区两侧的源区的表面上； 浮栅介质层，形成于所述有源区的竖直表面上； 浮栅，形成于所述浮栅介质层的竖直表面上； 控制栅介质层，形成于所述浮栅的竖直表面上； 控制栅，形成于所述控制栅介质层的竖直表面上； 漏区，形成于所述有源区的水平表面上。
10.根据权利要求8所述的垂直式闪存结构，其特征在于，所述有源区为掺杂的单晶硅 或者非晶硅材料。
11.根据权利要求8所述的垂直式闪存结构，其特征在于，所述源区和漏区的掺杂类型 相同，并且与所述有源区的掺杂类型相反。
12.根据权利要求8所述的垂直式闪存结构，其特征在于，所述浮栅介质层的材料为氧化硅。
13.根据权利要求8所述的垂直式闪存结构，其特征在于，所述控制栅介质层为氮化硅 /氧化硅叠层结构或者氧化硅/氮化硅/氧化硅叠层结构。
14.根据权利要求8所述的垂直式闪存结构，其特征在于，所述浮栅和控制栅的材料为 多晶硅或掺杂的非晶硅。
全文摘要
一种垂直式闪存结构及其制造方法，所述制造方法包括提供衬底，在所述衬底上形成源区；在所述源区水平表面上形成第一介质层，所述第一介质层覆盖所述源区；在所述第一介质层中形成开口，所述开口露出所述源区的一部分；在所述开口中形成硅材料层，作为有源区；以垂直方向去除所述第一介质层的一部分，暴露出所述有源区的竖直表面；在所述有源区的竖直表面上沿水平方向依次形成浮栅介质层、浮栅、控制栅介质层和控制栅；在所述有源区的水平表面上形成漏区。本发明降低了沟道导通电阻，提高了器件性能。
文档编号H01L21/8247GK102054781SQ200910198589
公开日2011年5月11日 申请日期2009年11月10日 优先权日2009年11月10日
发明者三重野文健 申请人:中芯国际集成电路制造(上海)有限公司